用于在闪速存储器中的擦除禁止的时域斜坡率控制的制作方法
【技术领域】
[0001]本申请涉及可重新编程的非易失性存储器系统的操作，所述系统诸如使用贮存在存储器单元的电荷贮存元件中的电荷来记录数据的半导体闪速存储器。
【背景技术】
[0002]能够非易失性地贮存电荷的固态存储器一一特别是以封装为小型卡的形式的EEPROM和闪速EEPROM——近来在多种移动和手持装置(尤其是信息家电和消费电子产品)中变为贮存的选择。不同于也是固态存储器的RAM(随机存取存储器)，闪速存储器是非易失性的，即使在断开电源后仍可以保留其贮存的数据。此外，不同于R0M(只读存储器)，闪速存储器类似于磁盘贮存装置可以被重新写入。尽管更高的成本，但闪速存储器被越来越多地用在大容量贮存应用中。
[0003]闪速EEPROM类似于EEPROM (电可擦除并且可编程只读存储器)之处在于其是可以被擦除并且使得新的数据写入或者“编程”到其存储器单元中的非易失性存储器。两者在场效应晶体管结构中使用放置在半导体基板中的沟道区域之上的在源极和漏极区域之间的浮置(未连接的)导电栅极。然后在浮置栅极之上提供控制栅极。晶体管的阈值电压特征由保留在浮置栅极上的电荷的量来控制。就是说，对于在浮置栅极上的给定电平的电荷，存在在晶体管被“导通”以允许在其源极和漏极区域之间的传导之前必须施加到控制栅极的相应的电压(阈值)。诸如闪速EEPROM的闪速存储器允许在同一时间擦除整块的存储器单元。
[0004]浮置栅极可以保持一些电荷并且从而可以被编程到在阈值电压窗口中的任何阈值电压电平。阈值电压窗口的大小由装置的最小和最大阈值电平界定，这又对应于可以编程到浮置栅极上的电荷的范围。阈值窗口一般取决于存储器装置的特征、操作条件和历史。在窗口中的每个有区别的、可分辨的阈值电压电平范围理论上可以被用于指定单元的明确的存储器状态。
[0005]为了改善读取和编程性能，在阵列中的多个电荷贮存元件或存储器晶体管被并行读取或编程。因此，存储器元件的“一页”被一起读取或编程。在现有的存储器架构中，一行通常包含几个交织的页或者其可以构成一页。一页的所有存储器元件被一起读取或编程。
[0006]用具有用于贮存电荷的电介质层的存储器单元制造非易失性存储器装置。替代于之前所述的导电浮置栅极元件，使用电介质层。ONO电介质层延伸穿过源极和漏极扩散之间的沟道。一个数据位的电荷位于电介质层中靠近漏极，并且其它数据位的电荷位于电介质层中靠近源极。例如，非易失性存储器单元可以具有夹在两个二氧化硅层之间的俘获电介质。多状态数据贮存器通过分别读取在电介质中空间上分开的电荷贮存器区域的二进制状态而实现。
【发明内容】
[0007]—种非易失性存储器电路包括被形成在公共沟道结构上的一串多个串联连接的可编程阈值晶体管，以及沿着其连接所述可编程阈值晶体管的控制栅极的多个控制线。驱动器电路可连接到控制线以及到沟道结构，并且多个输入线连接到驱动器电路。驱动器电路可选择地通过输入线通过共同控制的译码晶体管可连接到控制线。译码器电路可连接到所述译码晶体管的控制栅极，其中所述输入线的每一个通过所述译码晶体管中的相应的一个译码晶体管而连接到所述控制线中的相应的一个控制线。当对所述串进行擦除操作时，所述译码电路将选择电压施加到所述共同控制的译码晶体管的栅极。通过所述译码晶体管导通，所述驱动电路:将擦除使能电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接到被选择用于擦除的可编程阈值晶体管的控制栅极的所述输入线；将斜升到擦除电平的电压施加到所述沟道结构；并且对于被选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接的所述输入线，其中在延迟之后所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的一个译码晶体管的电平。延迟的量是取决于向其施加所述擦除禁止电压的可编程阈值晶体管在串中的位置的多个值之一。
[0008]还呈现了操作非易失性存储器电路的方法，其中所述非易失性存储器电路具有一串多个串联连接的可编程阈值晶体管，所述可编程阈值晶体管被形成在公共沟道结构上并且具有沿控制线连接的控制栅极，其中所述控制线通过多个共同控制的译码晶体管连接到多个输入线。所述方法包括对所述串进行擦除操作。所述擦除操作将选择电压施加到所述共同控制的译码晶体管的栅极。当施加所述选择电压到所述共同控制的译码晶体管的栅极时，将擦除使能电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接到被选择用于擦除的一个或多个可编程阈值晶体管的所述控制栅极的所述输入线；将斜升到擦除电平的电压施加到沟道结构；并且对于选择为不被擦除的多个可编程阈值晶体管，将擦除禁止电压施加到通过所述译码晶体管中的相应的一个译码晶体管而连接的所述输入线。在延迟之后所述擦除禁止电压随施加到所述沟道结构的电压而斜升到足以截止所述译码晶体管中的相应的一个译码晶体管的电平，其中延迟的量是取决于向其施加所述擦除禁止电压的可编程阈值晶体管在串中的位置的多个值之一。
[0009]各个方面、优点、特征和实施例被包括在其示例性示例的下述说明中，所述说明应结合附图。这里所引用的所有的专利、专利申请、文字、其它公开物、文件和事物在此为了全部目的通过引用结合于此。到在所结合的公开物、文件或事物以及本申请之间的定义和术语的使用中的任何不一致或矛盾的程度，本申请中的应占优势。
【附图说明】
[0010]图1示意性地示出了适用于实现在下面所描述的各个方面的存储器系统的主硬件组件。
[0011]图2示意性地示出了非易失性存储器单元。
[0012]图3示出了对于在固定的漏极电压处浮置栅极可以在任一时间选择性地贮存的四个不同的电荷Q1-Q4的源极-漏极电流Id和控制栅极电压V α之间的关系。
[0013]图4示意性地示出了组织为NAND串的一串存储器单元。
[0014]图5示出了存储器单元的NAND阵列210的示例，包含诸如图4中所示的NAND串50 ο
[0015]图6示出了组织为NAND配置、被并行感测或编程的存储器单元的页。
[0016]图7A-7C示出了编程多个(a populat1n of)存储器单元的示例。
[0017]图8示出了 3-D NAND串的物理结构的示例。
[0018]图9-12着眼于NAND类型(更具体的“BiCS”类型)的特定单片三维(3D)存储器阵列。
[0019]图13示出了可编程阈值晶体管的擦除过程。
[0020]图14A和14B分别示出了擦除使能和擦除禁止的情况。
[0021 ]图14C和14D示出了在2D对3D存储器结构中的擦除。
[0022]图15A和15B示出了直接偏压擦除禁止技术。
[0023]图16A和16B示出了耦合擦除禁止技术。
[0024]图17是在垂直的NAND布置中的字/选择线到字/选择线的耦合比的变化的示意性表示。
[0025]图18A和18B示出了使用电容耦合用于擦除禁止的一方法。
[0026]图19A-C示出了使用电容耦合用于擦除禁止的示例性实施例。
【具体实施方式】
[0027]存储器系统
[0028]图1示意性地示出了实现如下的存储器系统的主硬件组件。存储器系统90通常通过主机接口与主机80操作。存储器系统可以以诸如存储器卡的可拆卸的存储器的形式，或者可以以嵌入的存储器系统的形式。存储器系统90包括存储器102，存储器102的操作由控制器100控制。存储器102包括分布在一个或多个集成电路芯片上的非易失性存储器单元的一个或多个阵列。控制器100可以包括接口电路110、处理器120、R0M(只读-存储器)122、RAM(随机存取存储器)130、可编程非易失性存储器124和额外的组件。控制器通常形成为ASIC (专用集成电路)，并且被包含在这样的ASIC中的组件通常取决于特定应用。
[0029]关于存储器区102，半导体存储器装置包括易失性存储器装置一一诸如动态随机存取存储器(“DRAM”)或静态随机存取存储器(“SRAM”)装置；非易失性存储器装置一一诸如电阻式随机存取存储器(“ReRAM”)、电可擦除可编程只读存储器(“EEPR0M”)、闪速存储器(其也可以被认为是EEPROM的子集)、铁电体随机存取存储器(“FRAM”)以及磁性电阻式随机存取存储器(“MRAM”)；以及能够贮存信息的其它半导体元件。每种类型的存储器装置可以具有不同的配置。例如，闪速存储器装置可以以NAND或NOR配置来配置。
[0030]存储器装置可以以任何组合由被动和/或有源元件形成。以非限制性示例的方式，被动半导体存储器元件包括ReRAM装置元件，其在一些实施例中包括电阻率切换贮存器元件一一诸如反熔丝、相变材料等；以及可选地包括操纵元件一一诸如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括EEPROM和闪速存储器装置元件，其在一些实施例中包括具有电荷贮存区域的元件一一诸如浮置栅极、导电纳米粒子或电荷贮存电介质材料。
[0031]多个存储器元件可以被配置为使得它们串联连接或者使得可以单独访问每个元件。以