熔丝单元电路、熔丝单元阵列及包括其的存储器件的制作方法
【专利说明】熔丝单元电路、熔丝单元阵列及包括其的存储器件
[0001]相关申请的交叉引用
[0002]本申请要求在2014年12月19日提交的韩国专利申请N0.10-2014-0184202的优先权，其整体内容通过引用合并于此。
技术领域
[0003]本专利申请文件涉及一种熔丝单元电路、熔丝单元阵列、和包括熔丝单元电路、熔丝单元阵列的存储器件。
【背景技术】
[0004]熔丝可以利用激光切割进行编程。保存于熔丝阵列中的数据基于熔丝是否已切割而被储存。因此，熔丝可以在晶片阶段中而非在晶片已封固于封装之后进行编程。
[0005]为克服此缺点，可以使用电熔丝。电熔丝通过改变晶体管的栅极与漏极/源极之间的电阻状态而储存数据。
[0006]图1为例示包括晶体管并作为电阻器或电容器操作的电熔丝的图示。
[0007]请参考图1，电熔丝包括晶体管T，其配置成通过其栅极G接收电源电压，并通过其漏极/源极D/S接收接地电压。
[0008]当晶体管T可以耐受的正常电源电压施加于栅极G时，电熔丝作为电容器C操作。因此，在栅极G与漏极/源极D/S之间没有电流流通。然而，当晶体管T无法耐受的高电源电压施加于栅极G时，栅极G和漏极/源极D/S可能由于晶体管T的栅极氧化物毁坏而发生短路。然后，电熔丝作为电阻器R操作。因此，在栅极G与漏极/源极D/S之间有电流流通。基于此现象，储存于电熔丝中的数据可以由存在于电熔丝的栅极G与漏极/源极D/S之间的电阻量认定。为认定储存于电熔丝中的数据，(I)晶体管T的尺寸可以增加以直接认定数据，而无需另外的感测操作，或是(2)放大器可以用于感测流通于晶体管T的电流，而无需增加晶体管T的尺寸。上述两种方法在电熔丝的面积方面被限制，因为形成电熔丝的晶体管T很大，或需存在用于放大数据电流的放大器。
[0009]图2为包括电熔丝的熔丝单元阵列200的配置图。
[0010]请参考图2，熔丝单元阵列200包括存储单元201至232，其以多个行和列(例如在图2中的八行和四列)布置。存储单元201至232分别包括熔丝晶体管Fl至F32和选择晶体管SI至S32。熔丝晶体管Fl至F32是依照电熔丝是否已断裂而具有电阻器或电容器的特性的电熔丝。亦即，电熔丝Fl至F32可以用作电阻式熔丝晶体管，以基于电阻的大小储存数据。选择晶体管SI至S32在行线WLRl至WLR8的控制下将熔丝晶体管Fl至F32电親接至列线BLl至BL4。
[0011]在编程操作期间，选中的行线激活以导通与之耦接的选择晶体管，且高电压施加于选中的编程/读取线。再者，低电平或高电平电压施加于选中的列线以编程与之耦接的选中的熔丝。当低电平电压施加于选中的列线时，选中的熔丝断裂。
[0012]在读取操作期间，选中的行线激活以导通与之耦接的选择晶体管，且适合读取操作的电压施加于选中的编程/读取线。再者，低电平电压施加于选中的列线，以读取与之耦接的选中的熔丝的数据。此时，选中的熔丝的数据可以依照电流是否流经选中的列线而被认定。
[0013]在图2，熔丝晶体管Fl至F32的一个端子A由通过浅沟槽隔离(Shallow TrenchIsolat1n, STI)工艺所形成的隔离层(请参考图3的编号302)隔离。
[0014]图3为例示形成于衬底之上的相邻熔丝单元205和209的剖面图。
[0015]请参考图3，熔丝晶体管F5和F9和选择晶体管S5和S9可以形成于半导体衬底301之上。晶体管F5、F9、S5和S9可以包括有源区域Al至A6、栅极Gl至G4、栅极氧化层0X1至0X4及其类似物。
[0016]为稳定隔离有源区域A3和A4，隔离层302可以形成于有源区域A3与A4之间。再者，虚设栅极DG可以形成于隔离层302之上，以控制工艺的均匀性。隔离层302的存在可能明显增加熔丝单元阵列200所耗用的面积。
【发明内容】
[0017]各种实施例涉及一种在其面积缩减时可靠性改善的熔丝单元电路和一种熔丝单元阵列以及一种包括熔丝单元电路、熔丝单元阵列的存储器件。
[0018]在实施例中，一种熔丝单元电路可以包括位线；第一熔丝晶体管，其具有第一编程状态和第二编程状态；第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
[0019]在实施例中，一种熔丝单元电路可以包括位线；半导体衬底，其用第一型杂质掺杂；第一有源区域至第五有源区域，其形成于半导体衬底的一个表面中，彼此分开，并掺杂第二型杂质，其中第一有源区域至第五有源区域平行于半导体衬底的所述一个表面而顺序形成，且第一有源区域和第五有源区域耦接至位线；第一栅极氧化层至第四栅极氧化层，其中的第K栅极氧化层形成于介于第K有源区域与第(K+1)有源区域之间的半导体衬底之上并与之接触，其中K为自然数且I彡K彡4 ;以及第一栅极至第四栅极，其分别形成于第一栅极氧化层至第四栅极氧化层之上。第二栅极氧化层和第三栅极氧化层可以具有第一编程状态和第二编程状态。
[0020]在实施例中，一种熔丝单元阵列可以包括多个位线；以及多个熔丝单元，其每个具有耦接至位线之中的对应位线的两端。熔丝单元中的每一个包括第一熔丝晶体管，其具有第一编程状态和第二编程状态；第一选择晶体管，其耦接在第一熔丝晶体管的一端子与位线之间，且适于在第一熔丝晶体管被选中时导通；第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与位线之间，且适于在第二熔丝晶体管被选中时导通。
[0021]在实施例中，一种存储器件可以包括非易失性存储单元，其包括多个位线和多个熔丝单元以储存修复数据；多个锁存单元，其适于顺序储存从非易失性存储单元所输出的数据；以及存储体，其适于利用储存于所述多个锁存单元中的数据而以冗余单元取代正常单元。熔丝单元中的每一个可以包括第一熔丝晶体管，其具有第一编程状态和第二编程状态；第一选择晶体管，其耦接在第一熔丝晶体管的一端子与所述多个位线中的对应位线之间，且适于在第一熔丝晶体管被选中时导通；第二熔丝晶体管，包括一端子，其耦接至第一熔丝晶体管的另一端子，并具有第一编程状态和第二编程状态；以及第二选择晶体管，其耦接在第二熔丝晶体管的另一端子与对应位线之间，且适于在第二熔丝晶体管被选中时导通。
【附图说明】
[0022]图1为例示包括晶体管并作为电阻器或电容器操作的电熔丝的图示。
[0023]图2为包括电熔丝的熔丝单元阵列的配置图。
[0024]图3为例示形成于衬底之上的相邻熔丝单元的剖面图。
[0025]图4为根据本发明的实施例的熔丝单元电路的配置图。
[0026]图5为例示包括于图4的熔丝单元电路中的形成于衬底之上的晶体管的剖面图。
[0027]图6为根据本发明的实施例的熔丝单元阵列的配置图。
[0028]图7为例示耦接至图6的熔丝单元阵列的位线、形成于衬底之上的晶体管的剖面图。
[0029]图8为根据本发明的实施例的熔丝单元阵列的配置图。
[0030]图9为例示耦接至图8的熔丝单元阵列的位线、形成于衬底指示的晶体管的剖面图。
[0031]图10为根据本发明的实施例的半导体器件的配置图。
【具体实施方式】
[0032]各种实施例将在下面参考附图更详细说明。然而，本发明可以以不同形式体现，且不应被理解为局限于说明书所述的这些实施例。而是，这些实施例被提供以使所公开内容充分且完整，并将对本领域技术人员充分传达本发明的范围。在本发明中，相同附图标记在本发明的整个附图和实施例中指称类似部件。
[0033]附图不必按比例绘制，且在一些实例中，比例可能经放大以清楚例示实施例的特征。当元件被称为连接或耦接另一元件时，应理解前者可以直接连接或耦接后者，或是经由其间的中间元件电连接或电耦接至后者。再者，若无具体限制，则当陈述某事物“包含”(或“包括”)或“具有”某些元件时，应理解其可以仅包含(或包括)或具有那些元件，或是其可以包括(或包括)或具有其他元件以及那些元件。除非另有陈述，否则单数形式用语可以包括复数形式。
[0034]图4为根据本发明的实施例的熔丝单元电路的配置图。