存储器系统及操作该存储器系统的方法
【专利摘要】提供一种存储器系统及操作该存储器系统的方法。一种操作存储器系统的方法包括：从主机接收与作为第一编程单位的一部分的第二编程单位对应的信息数据和对于所述信息数据的写入请求；通过对接收的信息数据执行纠错码(ECC)编码来生成码字，使得码字的所有奇偶校验比特之中的与所述信息数据对应的部分奇偶校验比特被更新；向存储器装置提供生成的码字和关于码字的写入命令。
【专利说明】
存储器系统及操作该存储器系统的方法
[0001 ] 本申请要求于2015年1月23日提交到韩国知识产权局的第10-2015-0011293号韩 国专利申请的权益，所述韩国专利申请的公开通过引用全部包含于此。
技术领域
[0002] 本公开设及一种半导体装置，更具体地讲，设及一种能够执行部分编程的存储器 系统和操作该存储器系统的方法。
【背景技术】
[0003] 根据对具有高容量和低功耗的存储器装置的需求，正在对非易失性的并且不需要 刷新的下一代存储器装置进行研究。下一代存储器装置需要具有动态随机存取存储器 (DRAM)的高集成度特性、闪存的非易失性特性和静态RAM(SRAM)的高速度特性。作为满足上 述要求的下一代存储器装置，相变RAM(PRAM)、纳米浮栅存储器(NFGM)、聚合物RAM(I\)RAM)、 磁RAM(MRAM)、铁电RAM巧eRAM)和电阻式RAM(RRAM)正备受关注。
【发明内容】
[0004] 根据本公开的一方面，提供一种操作存储器系统的方法，所述方法包括:从主机接 收与作为第一编程单位的一部分的第二编程单位对应的信息数据和对于所述信息数据的 写入请求;通过对接收的信息数据执行纠错码化CC)编码来生成码字，使得码字的所有奇偶 校验比特之中的与所述信息数据对应的部分奇偶校验比特被更新；向存储器装置提供生成 的码字和关于码字的写入命令。
[0005] 根据本公开的另一方面，提供一种操作存储器系统的方法，所述方法包括:从主机 接收与作为第一编程单位的一部分的第二编程单位对应的信息数据和对于所述信息数据 的写入请求；通过使用奇偶校验验证矩阵对接收的信息数据执行低密度奇偶校验验证 化DPC)编码来生成码字；向存储器装置提供生成的码字和关于码字的写入命令。奇偶校验 验证矩阵包括被划分为至少第一数据集至第Ξ数据集的数据区域和被划分为至少第一奇 偶校验集和第二奇偶校验集的奇偶校验区域。当所述信息数据对应于第一数据集时，仅与 第一奇偶校验集对应的奇偶校验比特被更新，当所述信息数据对应于第二数据集时，仅与 第二奇偶校验集对应的奇偶校验比特被更新。
[0006] 根据本公开的另一方面，提供一种操作存储器系统的方法，所述方法包括:从主机 接收与作为第一编程单位的一部分的第二编程单位对应的信息数据和对于所述信息数据 的写入请求；通过使用奇偶校验验证矩阵对接收的信息数据执行低密度奇偶校验验证 (LDPC)编码来生成码字，使得码字的所有奇偶校验比特之中的与所述信息数据对应的部分 奇偶校验比特被更新；向存储器装置提供生成的码字和关于码字的写入命令;将包括在码 字中的所述信息数据和更新的部分奇偶校验比特写入包括在存储器装置中的存储器单元 阵列。
[0007] 根据本公开的另一方面，提供一种存储器系统，包括:存储器装置，包括存储器单 元阵列；存储器控制器，被配置为通过对与作为第一编程单位的一部分的第二编程单位对 应的信息数据执行纠错码化CC)编码来生成码字，使得码字的所有奇偶校验比特之中的与 所述信息数据对应的部分奇偶校验比特被更新，并向存储器装置提供生成的码字和关于码 字的写入命令。
[0008] 根据本公开的另一方面，提供一种由存储器控制器执行的操作存储器系统的方 法。所述方法包括:生成包括第一信息数据和第二信息数据W及第一奇偶校验数据和第二 奇偶校验数据的第一码字;将第一码字编程到非易失性存储器的存储单元;从作为第二信 息数据的修改的第Ξ信息数据生成第Ξ奇偶校验数据;在将第Ξ奇偶校验数据编程到非易 失性存储器的存储第二奇偶校验数据的一个或更多个存储单元时，将第Ξ信息数据编程到 非易失性存储器的存储第二信息数据的一个或更多个存储单元，而不将值编程到非易失性 存储器的存储第一奇偶校验数据的存储单元。
【附图说明】
[0009] 从W下结合附图的详细描述，将更清楚地理解本公开的示例性实施例，在附图中：
[0010] 图1是根据示例性实施例的存储器系统的框图；
[0011] 图2是示出包括在图1的存储器系统中的存储器装置的详细框图；
[0012] 图3是图2的存储器单元阵列的示例的电路图；
[0013] 图4A至图4C是图3的存储器单元的示例的变型的电路图；
[0014] 图5是示出包括在图1的存储器系统中的存储器控制器的详细框图；
[0015] 图6A和图6B是用于解释根据示例性实施例的部分编程操作的示图；
[0016] 图7示出根据示例性实施例的纠错码化CC)编码操作和ECC解码操作；
[0017] 图8A至图8C是用于解释通过使用用于部分编程操作的一般生成器矩阵来生成码 字的操作的示图；
[0018] 图9示出低密度奇偶校验验证(LDPC)码的奇偶校验验证矩阵的示例；
[0019] 图10A和图10B示出根据示例性实施例的奇偶校验验证矩阵的示例；
[0020] 图11A至图11C是用于解释根据示例性实施例的通过使用用于部分编程操作的奇 偶校验验证矩阵来生成码字的操作的示图；
[0021] 图12A和图12B示出根据示例性实施例的部分编程操作被执行的存储器单元阵列 的部分区域的示例；
[0022] 图13至图16示出根据示例性实施例的奇偶校验验证矩阵的其它示例；
[0023] 图17是根据示例性实施例的包括在图1的存储器控制器中的ECC处理单元的另一 示例的框图；
[0024] 图18示出根据示例性实施例的在图17的ECC处理单元中使用的ECC结构的示例；
[0025] 图19示出根据示例性实施例的使用图18的ECC结构的部分编程操作的示例；
[0026] 图20是根据示例性实施例的计算系统的框图；
[0027] 图21是根据示例性实施例的操作存储器系统的方法的流程图；
[0028] 图22是根据另一示例性实施例的操作存储器系统的方法的流程图；
[0029] 图23是根据另一示例性实施例的操作存储器系统的方法的流程图；
[0030] 图24是根据示例性实施例存储器系统被应用于存储卡系统的示例的框图；
[0031] 图25是根据示例性实施例的包括存储器系统的计算系统被应用于存储卡系统的 框图；
[0032] 图26是根据示例性实施例的存储器系统被应用于固态硬盘(SSD)系统的示例的框 图。
【具体实施方式】
[0033] 现在将参照附图更充分地描述本公开，在附图中示出了本公开的示例性实施例。 然而，本公开可许多不同的形式来实施，并且不应被解释为受限于运里阐述的示例性 实施例；而是，提供运些示例性实施例，使得本公开将是彻底的和完整的，并将本公开的构 思充分传达给本领域普通技术人员。将理解，不脱离本公开的精神和技术范围的所有修改、 等同物或替代物包括在本公开内。附图中的相同标号表示相同的元件。在附图中，为了清晰 起见，可夸大层和区域的厚度。
[0034] 说明书中使用的术语仅用于描述特定示例性实施例，而不意图限制本公开。除非 在上下文中明确具有不同含义，否则使用单数形式的表述包括复数表述。在本说明书中，将 理解，诸如"包含"、"具有"或"包括"的术语意图指示存在说明书中公开的特征、数量、步骤、 动作、组件、部件或它们的组合，但是不意图排除可存在或可添加一个或多个其它特征、数 量、步骤、动作、组件、部件或它们的组合的可能性。
[0035] 将理解，尽管可使用术语"第一"、"第二"等来描述各种组件，但运些组件不受运些 术语的限制。运些术语仅用于在各元件之间进行区分。例如第一组件可被称为第二组件，类 似地，第二组件可被称为第一组件。
[0036] 除非另有定义，否则运里使用的所有术语(包括技术术语和科学术语)具有与本公 开所属领域的普通技术人员通常理解的含义相同的含义。还将理解，除非在本公开中明确 定义，否则诸如在常用词典中定义的运些术语应被解释为具有与【背景技术】的上下文的含义 一致的含义，并将不被理解为理想化的或过于形式化的意义。如运里使用的，术语"和/或" 包括相关列出项目的一个或更多个的任意和全部组合。当诸如"……中的至少一个"的表达 位于一列元件之后时，所述表达修饰整列元件而不修饰所述列中的单个元件。
[0037] 图1是根据示例性实施例的存储器系统10的框图。
[0038] 参照图1，存储器系统10可包括存储器装置100和存储器控制器200。存储器装置 100可包括存储器单元阵列110和控制逻辑130。存储器控制器200可包括部分编程管理单元 210和纠错码化CC)处理单元230。
[0039] 响应于来自主机的写入/读取请求，存储器控制器200可控制存储器装置100使得 存储在存储器装置100中数据被读取或者数据被写入存储器装置100中。详细地讲，存储器 控制器200可向存储器装置100提供地址A孤R、命令CMD和控制信号CT化，从而可控制对存储 器装置100的编程(或写入)操作、读取操作和擦除操作。将被写入的数据DATA和读取数据 DATA可在存储器控制器200与存储器装置100之间被发送或接收。
[0040] 存储器单元阵列110可包括分别设置在多条第一信号线与多条第二信号线彼此交 叉的区域中的多个存储器单元(未示出）。根据示例性实施例，第一信号线可W是字线，第二 信号线可W是位线。根据另一示例性实施例，第一信号线可W是位线，第二信号线可W是字 线。W上描述的包括存储器单元阵列110的存储器装置100可被称为交叉点存储器装置。
[0041] 根据本示例性实施例，多个存储单元可包括具有可变电阻器装置(未示出）的电阻 式存储单元。例如，当由相变材料(例如，Ge-Sb-Te)形成的可变电阻器装置的电阻根据溫度 而变化时，存储器装置100可W是相变RAM(PRAM)。作为另一示例，当可变电阻器装置由上电 极、下电极W及位于上电极和下电极之间的过渡金属氧化物(复合金属氧化物)形成时，存 储器装置100可W是电阻式RAM(RRAM)。作为另一示例，当可变电阻器装置由磁性材料的上 电极、磁性材料的下电极W及位于上电极与下电极之间的电介质形成时，存储器装置100可 W是磁性RAM(MRAM)。因此，存储器装置100可被称为电阻式存储器装置，存储器系统10可被 称为电阻式存储器系统。
[0042] 根据示例性实施例，每个存储器单元可W是存储一比特数据的单层单元(SLC)，并 且存储器单元可根据存储的数据而具有两种电阻分布。根据另一示例性实施例，每个存储 器单元可W是存储两比特数据的多层单元(MLC)，并且存储器单元可根据存储的数据具有 四种电阻分布。根据另一示例性实施例，每个存储器单元可W是存储Ξ比特数据的Ξ层单 元(TLC)，并且存储器单元可根据存储的数据具有八种电阻分布。然而，本公开不限于此，根 据另一示例性实施例，存储器单元阵列110可包括化C和MLC或化C。
[0043] 控制逻辑130可在总体上控制存储器装置100中的操作。在本示例性实施例中，控 制逻辑130可控制施加到连接到存储器装置100的第一信号线和第二信号线的电压的电平 或电压被施加的时序。电压可包括施加到被选择的第一信号线和第二信号线的操作电压W 及施加到未被选择的第一信号线和第二信号线的禁止电压。
[0044] 部分编程管理单元210可从主机HOST接收部分写入请求，并可响应于接收的部分 写入请求而控制对存储器装置100的部分编程操作。在本示例性实施例中，部分编程管理单 元210可从主机册ST接收与作为第一编程单位的一部分的第二编程单位对应的信息数据和 针对该信息数据的部分写入请求。在下文中，与作为第一编程单位的一部分的第二编程单 位对应的信息数据被称为部分信息数据。
[0045] 在本示例性实施例中，第二编程单位可W是比第一编程单位小的任意单元。在示 例性实施例中，第一编程单位可W是页单位，并可与存储器单元阵列110中的通常连接到相 同信号线(例如，字线）的存储器单元的大小对应。在示例性实施例中，第二编程单位可W是 字节单位。在另一示例性实施例中，第二编程单位可W是扇区单位。
[0046] ECC处理单元230可对写入数据DATA执行ECC编码并对读取数据DATA执行ECC解码。 更详细地讲，ECC处理单元230可在写入操作期间对从主机HOST接收的信息数据执行ECC编 码，从而生成码字并将该码字提供给存储器装置IOOdECC处理单元230可在读取操作期间对 从存储器装置100接收的读取数据DATA(即，码字)执行ECC解码，从而生成信息数据并将该 信息数据提供给主机册ST。在运点上，码字的大小可对应于第一编程单元。
[0047] NAND闪存装置可基于页单位执行写入操作和读取操作。更详细地讲，可对包括在 NAND闪存装置中的存储器单元阵列中的通常连接到单条字线的存储器单元同时执行写入 操作和读取操作。因此，NAND闪存装置可基于比页单位小的单元，不执行写入操作和读取操 作（即，部分编程操作和部分读取操作）。
[0048] 同时，在本示例性实施例中，存储器装置100可W是电阻式存储器装置。在运种情 况下，可基于比页单位小的单位执行写入操作和读取操作。如上所述，当对支持部分编程操 作和部分读取操作的电阻式存储器装置执行在NAND闪存装置中使用的ECC编码时，尽管是 部分写入操作，码字的所有奇偶校验被更新。因此，当部分写入操作被频繁执行时，在存储 器单元阵列110中，奇偶校验区域的单元磨损(wear out)的速度可比数据区域的单元磨损 的速度快得多。因此，需要对存储器装置10执行磨损均化或降低奇偶校验区域的单元磨损 的速度的方法。
[0049] 根据本示例性实施例，ECC处理单元230可运样的方式生成码字，即，码字的全 部奇偶校验比特之中的与从主机册ST接收的信息数据对应的部分奇偶校验比特可被更新。 因此，当从主机册ST接收到部分写入请求时，ECC处理单元230可运样的方式生成码字， 良P，仅整个码字中的部分信息数据和与部分信息数据对应的奇偶校验比特可被更新。同时， 当从主机册ST接收到整个写入请求时，ECC处理单元230可W W运样的方式生成码字，即，仅 整个码字之中的整个信息数据和与整个信息数据对应的全部奇偶校验比特可被更新。
[0050] 在本示例性实施例中，ECC处理单元230可执行ECC编码和ECC解码。然而，在另一示 例性实施例中，ECC处理单元230可通过使用诸如里德所罗口（RS)码、汉明码、循环冗余码 (CRC)等的算法来执行ECC编码和ECC解码。
[0051] 在本示例性实施例中，ECC处理单元230可通过使用包括被划分为多个数据集的数 据区域和被划分为多个奇偶校验集的奇偶校验区域的奇偶校验验证矩阵来生成码字。在运 点上，数据集的数量可大于奇偶校验集的数量。因此，当针对与多个数据集中的一个数据集 对应的信息数据的部分写入请求被接收时，ECC处理单元230可运样的方式生成码字， 良P，可通过使用奇偶校验验证矩阵来更新所有奇偶校验比特之中的部分奇偶校验比特。
[0052] 在本示例性实施例中，奇偶校验验证矩阵的数据区域可被划分为化+1)个数据集， 奇偶校验验证矩阵的奇偶校验区域可W是L个数据集，L为等于或大于2的整数。当数据大小 为化k特，且码字的大小为化k特时，奇偶校验验证矩阵的大小为(N-K)XN。在运点上，数据 区域的大小为(N-K) XK，奇偶校验区域的大小为(N-K) X (N-K)。
[0053] 在本示例性实施例中，（L+1)个数据集中的第一数据集可包括至少一个第一零矩 阵，L个奇偶校验集中的第一奇偶校验集可包括与至少一个第一零矩阵被布置的至少一行 对应的至少一个第二零矩阵。因此，当针对与第一数据集对应的信息数据的部分写入请求 被接收时，ECC处理单元230可生成所有奇偶校验比特中的仅与第一奇偶校验集对应的奇偶 校验比特被更新的码字。之后将参照图5至图19描述ECC处理单元230的详细操作。
[0054] 虽然未示出，但是存储器控制器200可包括随机存取存储器(RAM)、处理器、主机接 口和存储器接口。RAM可用作处理器的工作存储器，处理器可控制存储器控制器200的操作。 主机接口可包括用于在主机册ST与存储器控制器200之间交换数据的协议。例如，存储器控 制器200可经由诸如通用串行总线化SB)、多媒体卡(MMC)、高速外围组件互连(PCI-E)、高级 技术附件(ΑΤΑ)、串行ΑΤΑ、并行ΑΤΑ、小型计算机系统接口（SCSI)、高级小装置接口化SDI)和 集成驱动电子装置（IDE)的各种接口协议中的至少一种接口协议来与外部主机通信。W下 将参照图5详细描述存储器控制器200。
[0055] 存储器控制器200和存储器装置100可集成在一个半导体装置中。例如，存储器控 制器200和存储器装置100可集成在半导体装置中并因此可构成存储卡。例如，存储器控制 器200和存储器装置100可集成在半导体装置中并因此可构成PC卡(PCMCIA卡）、紧凑型闪存 卡（CF卡）、智能媒体卡（SM/SMC)、记忆棒、多媒体卡(MMC、RS-MMC或MMCmi cro)、SD卡（SD、迷 你 SD或微型SD)或通用闪存(UFS)。作为另一示例，存储器控制器200和存储器装置100可集 成在半导体装置中并因此可构成固态盘/驱动器(SSD)。
[0056] 图2是示出包括在图1的存储器系统10中的存储器装置100的详细框图。
[0057] 参照图2,存储器装置100可包括存储器单元阵列110、写入/读取电路120、控制逻 辑130、参考信号生成单元140、电力生成单元150、行解码器160W及列解码器170。写入/读 取电路120可包括感测放大器121和写入驱动器122。在下文中，将详细描述包括在存储器装 置100中的元件。
[00曰引包括在存储器单元阵列110中的存储器单元可连接到多条第一信号线和多条第二 信号线。根据示例性实施例，第一信号线可W是字线WL，第二信号线可W是位线化。由于经 由字线WL和位线化来提供各种电压信号或电流信号，因此可向被选择的存储器单元写入数 据或者可从被选择的存储器单元读取数据，并且可防止向未被选择的存储器单元写入数据 或者防止从未被选择的存储器单元读取数据。
[0059] 同时，可通过伴随命令CMD接收用于指示将被存取的存储器单元的地址A孤R。地址 A孤R可包括用于选择存储器单元阵列110的字线WL的行地址X_AroR和用于选择存储器单元 阵列110的位线化的列地址Y_A孤R。被提供给存储器装置100的地址ADDR可与对应于来自主 机的逻辑地址(LA)而在存储器系统10中转换的物理地址(PA)对应。行解码器160可响应于 行地址X_ADDR而执行字线选择操作，列解码器170可响应于列地址￥_4003而执行位线选择 操作。
[0060] 写入/读取电路120可连接到存储器单元阵列100的第一信号线和/或第二信号线， W向存储器单元写入数据或从存储器单元读取数据(写入/读取电路120连接到图2中的位 线化）。根据示例性实施例，电力生成单元150可生成在写入操作中使用的写入电压Vwrite 和在读取操作中使用的读取电压化ead。写入电压Vwrite可包括设置电压和重置电压作为 与写入操作相关的各种电压。写入电压Vwrite和读取电压化ead可经由列解码器170被提供 给位线化或经由行解码器160被提供给字线WL。
[0061] 同时，参考信号生成单元140可生成参考电压化ef和参考电流Iref作为与数据读 取操作相关的各种参考信号。例如，感测放大器121可连接到位线化的节点（例如，感测节 点）W感测数据。可通过将感测节点的电压与参考电压Vref进行比较的操作来确定数据值。 可选择地，当使用电流感测方法时，参考信号生成单元140可生成参考电流Iref并将参考电 流Iref提供给存储器单元阵列110。可通过将由参考电流Iref引起的感测节点的电压与参 考电压化ef进行比较的操作来确定数据值。
[0062] 写入/读取电路120可将通过/失败信号P/F作为确定读取数据的结果而提供给控 制逻辑130。控制逻辑130可基于通过/失败信号P/F来控制存储器单元阵列110的写入操作 和读取操作。
[0063] 控制逻辑130可响应于从存储器控制器200接收到的命令CMD、地址ADDR和控制信 号CT化，输出向存储器单元阵列110写入数据或从存储器单元阵列110读取数据的各种控制 信号CTRL_RW。因此，控制逻辑130可总体上控制在存储器装置100中执行的各种操作。
[0064] 参照图1和图2,存储器控制器200可提供写入命令并写入数据W对存储器装置100 执行部分写入操作。在本示例性实施例中，写入数据可W是仅部分信息数据和与部分信息 数据对应的奇偶校验比特被更新的码字。控制逻辑130可响应于接收的写入命令，控制写 入/读取电路120对存储器单元阵列110执行预读取操作。之后，控制逻辑130可将预读取数 据与写入数据进行比较，w仅对预读取数据与写入数据彼此不同的单元执行写入操作。
[0065] 在写入数据，即，码字中，仅部分信息数据和与部分信息数据对应的奇偶校验比特 被更新，因此预读取数据与写入数据可针对更新的比特而彼此不同。同时，在写入数据，即， 码字中，剩余的部分信息数据和与剩余的奇偶校验比特没有被更新，因此针对没有被更新 的比特预读取数据与写入数据可相同。因此，根据本示例性实施例，可仅对与部分信息数据 和与部分信息数据对应的奇偶校验比特对应的单元执行写入操作，因此虽然频繁地执行部 分写入操作，但是可降低奇偶校验区域的单元的磨损速度。
[0066] 图3是图2的存储器单元阵列110的电路图的示例。存储器单元阵列110可包括多个 单元块。图3可示出单个单元块BLK。
[0067] 参照图3,存储器单元阵列110可包括多条字线WL0至WLn、多条位线化0至BLm和多 个存储器单元MC。在运点上，可根据示例性实施例W各种方式改变字线WL、位线化和存储器 单元MC的数量。连接到相同字线的存储器单元可被定义为页单元。
[0068] 根据本示例性实施例，多个存储器单元MC中的每个可包括可变电阻器R和选择装 置D。在运点上，可变电阻器R可被称为可变电阻器装置或可变电阻材料，选择装置D可被称 为开关装置。
[0069] 在示例性实施例中，可变电阻器R可连接在多条位线化0至BLm中的一条位线与选 择装置D之间，选择装置D可连接在可变电阻器R与多条字线WL0至WLn中的一条字线之间。然 而，本公开的示例性实施例不限于此，选择装置D可连接在多条位线BL0至BLm中的一条位线 与可变电阻器R之间，可变电阻器R可连接在选择装置D与多条字线WL0至WLn中的一条字线 之间。
[0070] 可变电阻器R可通过被施加的电脉冲而被改变为多个电阻状态之一。在示例性实 施例中，可变电阻器R可包括结晶态(C巧Sta 1 State)根据电流量而改变的相变材料。相变 材料可使用各种类型的材料，诸如两种原子的混合物GaSb、InSb、InSe、Sb2Te3和GeTe、Ξ种 原子的混合物 6656了6、6曰56了6、11156了6、511562了64和1115666及四种原子的4旨11156了6、（66511) SbTe、Ge訊（SeTe)、TesiGei日訊2S2等。
[0071] 运种相变材料可具有电阻相对高的非晶态和电阻相对低的结晶态。相变材料的相 位可根据基于电流量生成的焦耳热而改变。运种相变可用于写入数据。
[0072] 同时，在另一示例性实施例中，可变电阻器R可不包括非相变材料，而包括巧铁矿 化合物、过渡金属氧化物、磁材料、铁磁材料或反铁磁。
[0073] 选择装置D可连接在多条字线WL0至WLn中的任何一条字线与可变电阻器R之间，并 可根据施加到连接的字线和位线的电压而控制向可变电阻器R的电流供应。在示例性实施 例中，选择装置D可W是具有可连接到可变电阻器R的阳极和可连接到字线WL0至WLn种的一 条字线的阴极的PN结二极管或PIN结二极管。在运点上，如果阳极与阴极之间的电压差大于 阔值电压，贝化N结二极管或PIN结二极管可导通W向可变电阻器R供应电流。
[0074] 图4A至图4C是图3的存储器单元MC的变型的电路图。
[0075] 参照图4A，存储器单元MCa可包括可连接在位线化与字线WL之间的可变电阻器Ra。 存储器单元MCa可通过施加到位线化和字线WL的电压而存储数据。
[0076] 参照图4B，存储器单元MCb可包括可变电阻器肺和双向二极管化。可变电阻器肺可 包括用于存储数据的电阻材料。双向二极管化可连接到可变电阻器Rb和位线化。可变电阻 器Rb可连接到字线WL和双向二极管化。双向二极管化和可变电阻器Rb的位置可改变。可阻 止漏电流通过双向二极管化流入未被选择的电阻器单元。
[0077] 参照图4C，存储器单元MCc可包括可变电阻器Rc和晶体管TR。晶体管TR可W是选择 装置（即，开关装置），W根据字线WL的电压向可变电阻器Rc供应电流或阻止电流流入可变 电阻器Rc中。在图4C中，除了字线WL之外，还可设置源极线化W调整可变电阻器Rc的两端的 电压电平。晶体管TR可连接在可变电阻器Rc与位线化之间。可变电阻器Rc可连接在源极线 化与晶体管TR之间。晶体管TR和可变电阻器Rc的位置可相互改变。存储器单元MCc可根据被 字线WL驱动的晶体管TR是导通还是截至而被选择或不被选择。
[0078] 图5是示出包括在图1的存储器系统10中的存储器控制器200的详细框图。
[00巧]参照图5,存储器控制器200可包括部分编程管理单元210、处理器220、ECC处理单 元230、RAM 240、主机接口 250和存储器接口 260 dECC处理单元230可包括ECC编码器231和 ECC解码器232。
[0080] 处理器220可包括中央处理器或微处理器，并可控制存储器控制器200的总体操 作。更详细地讲，处理器220可被配置为驱动用于控制存储器控制器200的固件。可通过将固 件载入RAM 240中来驱动固件。RAM 240可用作处理器220的工作存储器、高速缓冲存储器或 缓冲存储器。
[0081] 主机接口 250与主机进行接口连接W从主机接收对于存储操作的请求。例如，主机 接口 250从主机接收诸如数据读取操作和数据写入操作的各种请求，并响应于接收的各种 请求而生成用于对存储器装置200的存储操作的各种内部信号。例如，存储器控制器200可 被配置为通过各种接口协议（诸如，高级技术附件(ΑΤΑ )、串行ΑΤΑ(SATA )、外部SATA (e- SATA)、小型计算机系统接口（SCSI)、串行附接SCSI (SAS)外围组件互连（PCI)、PCI高速 (PCI-E)、IE邸1394、通用串行总线化SB)、安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体 卡(eMMC )、紧凑式闪速(C巧卡接口等）中的至少一种接口协议与主机通信。
[0082] 存储器接口 260可提供存储器控制器200与存储器装置100之间的接口。例如，可通 过存储器接口 260将写入数据发送到存储器装置100或从存储器装置100接收读取数据。存 储接口 260可将命令和地址提供给存储器装置100,从存储器装置100接收各种信息，并将各 种信息提供给存储器控制器200的内部组件。
[0083] 部分编程管理单元210可响应于从主机接收的部分写入请求而控制对存储器装置 100的部分编程操作。虽然在本示例性实施例中部分编程管理单元210被示出为单独的功能 块，但是部分编程管理单元210可被存储在RAM 240中并由处理器220驱动。
[0084] 图6A和图6B是用于解释根据示例性实施例的部分编程操作的示图。在下文中，下 面将参照图5、图6A和图6B详细描述存储器控制器200的操作。
[0085] 参照图6A，在示例性实施例中，与第一编程单位对应的数据m的长度可W是化k特， 主机可提供对部分信息数据(例如，第一信息数据Ml)的部分写入请求，其中，所述部分信息 数据与对应于作为第一编程单位的一部分的第二编程单位的K/e比特对应。因此，存储器控 制器200可仅从主机接收第一信息数据Ml，并可不接收剩余信息数据，即，第二信息数据M2 和第Ξ信息数据M3。
[0086] 在本示例性实施例中，部分编程管理单元210可从主机接收第一信息数据Ml，并可 控制执行对第一信息数据Ml的部分写入操作。在示例性实施例中，当第二信息数据M2和第 Ξ信息数据M3被存储在RAM 240中时，部分编程管理单元210可从RAM 240加载第二信息数 据M2和第Ξ信息数据M3并将其提供到ECC编码器231。在另一示例性实施例中，当第二信息 数据M2和第Ξ信息数据M3没有被存储在RAM 240中时，部分编程管理单元210可从存储器装 置读取第二信息数据M2和第Ξ信息数据M3,并将第二信息数据M2和第Ξ信息数据M3提供给 ECC编码器231。
[0087] ECC编码器231可通过使用奇偶校验验证矩阵对从主机接收的信息数据进行低密 度奇偶校验验证(LDPC)编码，来生成码字。在本示例性实施例中，ECC编码器231可通过执行 系统ECC(systematic ECC)编码来生成包括第一信息数据至第Ξ信息数据Ml、M2和M3及奇 偶校验比特的码字。然而，本公开不限于此。在另一示例性实施例中，ECC编码器231可生成 包括关于第一信息数据至第Ξ信息数据M1、M2和M3的编码比特和奇偶校验比特的码字。
[008引例如，当从主机接收到对于第一信息数据Ml的写入请求时，ECC编码器231可 运样的方式生成码字，即，包括在码字中的所有奇偶校验比特之中的与第一信息数据Ml对 应的部分奇偶校验比特可被更新。因此，ECC编码器231可运种方式生成码字，即，与第 二信息数据M2和第Ξ信息数据M3对应的奇偶校验比特可不被更新。因此，存储器装置可仅 对与第一信息数据Ml和与第一信息数据Ml对应的奇偶校验比特对应的单元执行写入操作， 并可不对与第二信息数据M2和第Ξ信息数据M3W及与第二信息数据M2和第Ξ信息数据M3 对应的奇偶校验比特对应的单元执行写入操作。
[0089] 参照图6B，存储器单元陈列110可包括可包含多个页PAGE的存储块BLK。在示例性 实施例中，每个页PAGE可被划分为η个扇区SEC1至SE化。
[0090] 根据示例性实施例，与第一信息数据Ml和与第一信息数据Ml对应的奇偶校验比特 对应的单元可对应于第一扇区SEC1，与第二信息数据M2和第Ξ信息数据M3W及与第二信息 数据M2和第Ξ信息数据M3对应的奇偶校验比特对应的单元可对应于第二扇区SEC2至第η扇 区SECn。在运种情况下，在一个页PAGE中，可对第一扇区SEC1执行写入操作或重写操作，并 可不对第二扇区SEC2至第η扇区SE化执行写入操作或重写操作。因此，当对电阻式存储器装 置执行了部分编程操作时，可降低包括在存储器单元的奇偶校验区域中的单元的磨损速 度。
[0091] 同时，ECC解码器232可通过使用奇偶校验验证矩阵的LDPC解码，来检测和纠正来 自从存储器装置接收的读取数据的错误比特。作为示例，ECC解码器232可通过将在对数据 进行编程时生成和存储的奇偶校验比特与在读取数据时生成的奇偶校验比特进行比较，来 检测错误比特，并通过对检测的错误比特执行预定逻辑运算(例如，异或(X0R))来纠正错误 比特。
[0092] 图7示出根据示例性实施例的ECC编码操作和ECC解码操作。
[0093] 参照图7,如果从主机接收到数据和写入请求，则由ECC编码器231对接收的数据进 行编码。在本示例性实施例中，ECC编码器231可使用奇偶校验验证矩阵来对输入数据执行 LDPC编码并生成码字。码字可作为写入数据WD而被编程到存储器装置100中。在运点上，写 入数据WD可包括用于解码的奇偶校验比特。
[0094] 同时，如果从主机接收到读取请求，则存储在存储器装置100中的数据作为读取数 据RD而被读取。在运点上，读取数据RD可包括因各种原因发生的错误E。例如，错误E可因在 写入数据WD被编程时的故障或在写入数据WD被存储在存储器装置100时的数据损失而发 生。可选择地，错误E可因在读取读取数据RD的操作期间的故障而发生。
[00M] ECC解码器232可使用奇偶校验验证矩阵来对读取数据RD执行LDPC解码W去除错 误E。在运点上，奇偶校验验证矩阵可与ECC编码器231所使用的奇偶校验验证矩阵相同。由 ECC解码器232执行的解码的结果可作为解码数据化化'而被输出。
[0096] 图8A至图8C是用于解释通过使用用于部分编程操作的一般生成器矩阵G生成码字 的操作的示图。
[0097] 参照图8A至8C，当数据m的大小为化k特，且码字C的大小为化k特时，生成器矩阵G 的大小被确定为KXN。生成器矩阵G可被划分为具有大小为KXK的单位矩阵和具有大小为K X(N-K)的奇偶校验矩阵，因此码字C可具有数据m被保持为原样的系统结构（systematic structure)。如果化k特的数据行向量被表示为2,化k特的码字行向量被表示为则数据行 向量与码字行向量自之间的关系被表示为W下的等式1。
[009引[等式1]
[0099] c=mG
[0100] ^:^示例性实施例中，数据m可对应于第一编程单位，主机可请求针对与作为第一 编程单位的一部分的第二编程单位对应的部分信息数据(例如，第一信息数据Ml、第二信息 数据M2或第Ξ信息数据M3)的部分写入操作。
[0101] 图8A示出在从主机接收到对于第一信息数据Ml的部分写入请求时的码字生成操 作。例如，第一信息数据Ml可W是K/3比特。在通过数据m和生成器矩阵G的算术运算而生成 的码字C中，与第一信息数据Ml对应的数据比特C1和奇偶校验比特C4和巧两者可被更新，与 第二信息数据M2和第Ξ信息数据M3对应的数据比特C2和C3可不被更新。
[0102] 图8B示出在从主机接收到对于第二信息数据M2的部分写入请求时的码字生成操 作。例如，第二信息数据M2可W是K/3比特。在通过数据m和生成器矩阵G的算术运算而生成 的码字C中，与第二信息数据M2对应的数据比特C2和奇偶校验比特C4和巧两者可被更新，与 第一信息数据Ml和第Ξ信息数据M3对应的数据比特C1和C3可不被更新。
[0103] 图8C示出在从主机接收到对第Ξ信息数据M3的部分写入请求时的码字生成操作。 例如，第Ξ信息数据M3可W是K/3比特。在通过数据m和生成器矩阵G的算术运算而生成的码 字C中，与第Ξ信息数据M3对应的数据比特C3和奇偶校验比特C4和巧两者可被更新，与第一 信息数据Ml和第二信息数据M2对应的数据比特C1和C2可不被更新。
[0104] 如上所述，当一般生成器矩阵G被用于生成码字C时，尽管对存储器装置进行部分 编程操作，但是所有奇偶校验比特总是被更新。因此，对包括在奇偶校验区域中的单元的写 入操作的数量比对包括在存储器单元阵列中的数据区域中的单元的写入操作的数量大得 多。因此，包括在奇偶校验区域中的单元的磨损速度增加。
[0105] 图9示出LDPC码的奇偶校验验证矩阵Η的示例。
[0106] 参照图9,奇偶校验验证矩阵Η可按行和列被布置，并可被划分为数据区域DR和奇 偶校验区域PR。当数据m的大小为化k特，且码字C的大小为化k特时，奇偶校验验证矩阵Η可 具有(Ν-Κ)ΧΝ的大小并可具有0或1作为元素。在图9的示例中，奇偶校验验证矩阵Η的大小 为3X7。如果化k特的码字行向量被表示为谷，则奇偶校验验证矩阵Η与码字行向量谷之间的 关系被表示为下面的等式2。
[0107] [等式 2]
[01 ο 引 Η谷=0
[0109] 0为具有(Ν-Κ)作为长度，仅0作为元素的零向量。
[0110] 同时，奇偶校验验证矩阵Η与一般生成器矩阵G之间的关系被表示为下面的等式3。 [01川[等式3]
[0112] 6护=0
[0113] 护为奇偶校验验证矩阵Η的转置矩阵，自为仅具有0作为元素的零向量。可通过使用 W上等式3从奇偶校验验证矩阵的十算一般生成器矩阵G。
[0114] 当一般生成器矩阵G包括如W上图8Α至图8C所示的单位矩阵时，奇偶校验验证矩 阵Η与一般生成器矩阵G之间的关系被表示为下面的等式4。
[011引[等式4]
[0116]
[0117] Ik为与数据m的大小k对应的单位矩阵，Ρ为奇偶校验矩阵。
[0118] 图10A示出根据示例性实施例的奇偶校验验证矩阵哺勺示例。
[0119] 参照图10A，当数据m的大小为化k特，且码字C的大小为化k特时，奇偶校验验证矩 阵Η的大小为(N-K) XN，数据区域DR的大小为(N-K) X化），奇偶校验区域PR的大小为(N-K) X (Ν-Κ)。奇偶校验验证矩阵Η可包括数据区域DR和奇偶校验区域PR。数据区域DR可被划分 为A个数据集。奇偶校验区域PR可被划分为Β个奇偶校验集。A和Β为等于或大于2的整数。A大 于B。
[0120] 在本示例性实施例中，A可对应于B+1，B个数据集可分别对应于B个奇偶校验集。更 详细地，当接收到对于与B个数据集中的一个数据集对应的信息数据的部分写入请求时，可 仅更新与B个奇偶校验集中的一个奇偶校验集对应的奇偶校验比特。在运点上，当接收到对 于与剩余的一个数据集对应的信息数据的部分写入请求时，可更新所有奇偶校验比特。
[0121] 然而，本公开不限于此。可根据实施例按各种方式选择A和B。更详细地，A可被确定 为与第二编程单位或其乘积对应。B可被选择为等于或大于2的任意整数。在下文中，将在下 面详细描述A为3且B为2的实施例。
[0122] 在本示例性实施例中，奇偶校验验证矩阵Η可被划分为5个集。更详细地讲，数据区 域DR可被划分为第一数据集至第Ξ数据集DSUDS2和DS3,奇偶校验区域PR可被划分为第一 奇偶校验集PS1和第二奇偶校验集PS2。第一数据集DS1的列大小为di。第二数据集DS2的列 大小为d2。第Ξ数据集DS3的列大小为d3。山、d2和d3之和可对应于K(即，di+d2+d3 = K)。同时， 第一奇偶校验集PS1的列大小为P1。第二奇偶校验集PS2的列大小为ρ2<φ?和P2之和可对应于 (Ν-Κ)(即，ρι+Ρ2 = Ν-Κ)。
[0123] 在本示例性实施例中，包括在第一数据集DS1中所包含的di列中的元素可不受限 审IJ。因此，可通过使用生成用于普通LDPC编码的奇偶校验验证矩阵的方法来生成包括在第 一数据集DS1中的元素。
[0124] 同时，在本示例性实施例中，在包括在第二数据集DS2中的cb列中，包括在下面的P2 行中的元素总是为0;在包括在第Ξ数据集DS3中的d3列中，包括在上面的P1行中的元素总是 为0。同样，在包括在第一奇偶校验集PS1中的P1列中，包括在下面的P2行中的元素总是为0， 在包括在第二奇偶校验集PS2中的P2列中，包括在上面的P1行中的元素总是为0。
[0125]如上所述，根据本示例性实施例，奇偶校验验证矩阵Η可被划分为多个子块或子矩 阵出至曲W及多个零块或零矩阵0。在运点上，子矩阵出至曲可包括除了 0之外的元素，而零 矩阵无条件地仅包括0元素。因此，子矩阵化至也可被称为非零矩阵。
[01%]在本示例性实施例中，第一数据集DS1可包括第一子矩阵出，第二数据集DS2可包 括第二子矩阵出和零矩阵0，第Ξ数据集DS3可包括零矩阵0和第Ξ子矩阵出。第一奇偶校验 集PS1可包括第四子矩阵出和零矩阵0，第，二奇偶校验集PS2可包括零矩阵0和第五子矩阵 也。
[0127] 在本示例性实施例中，由于包括在第一奇偶校验集PS1的下面的Ρ2行的元素总是 为0,因此当存在对于与第Ξ数据集DS3对应的部分信息数据的部分写入请求时，与第一奇 偶校验集PS1对应的奇偶校验比特不被更新。同样，由于包括在第二奇偶校验集PS2的上面 的Ρ1行的元素总是为0，因此当存在对于与第二数据集DS2对应的部分信息数据的部分写入 请求时，与第二奇偶校验集PS2对应的奇偶校验比特不被更新。
[0128] 然而，本公开不限于此。在另一示例性实施例中，第二数据集DS2和第Ξ数据集DS3 可包括两个或更多个子矩阵或者两个或更多个零矩阵。同样，第一奇偶校验集PS1和第二奇 偶校验集PS2可包括两个或更多个子矩阵或者两个或更多个零矩阵。在运种情况下，沿行方 向包括在第二数据集DS2中的两个或更多个子矩阵或者两个或更多个零矩阵的位置可与沿 行方向包括在第一奇偶校验集PS1中的两个或更多个子矩阵或者两个或更多个零矩阵的位 置对应。同样，沿行方向包括在第Ξ数据集DS3中的两个或更多个子矩阵或者两个或更多个 零矩阵的位置可与沿行方向包括在第二奇偶校验集PS2中的两个或更多个子矩阵或者两个 或更多个零矩阵的位置对应。
[0129] 图10Β示出根据示例性实施例的奇偶校验验证矩阵Η'的另一示例。
[0130] 参照图10Β，当数据m的大小为化k特，且码字C的大小为化k特时，奇偶校验验证矩 阵H'的大小为(N-K) XN，数据区域DR的大小为(N-K) X化），奇偶校验区域PR的大小为(N-K) X (N-K)。奇偶校验验证矩阵H'可包括数据区域DR和奇偶校验区域PR。数据区域DR可被划分 为A个数据集。奇偶校验区域PR可被划分为B个奇偶校验集。A和B为等于或大于2的整数。A大 于B。
[0131] 在本示例性实施例中，A可对应于2B+1，2B个数据集可分别对应于B个奇偶校验集。 更详细地讲，当接收到对于与2B个数据集中的一个数据集对应的信息数据的部分写入请求 时，可仅更新与B个奇偶校验集中的一个奇偶校验集对应的奇偶校验比特。在运点上，当接 收到对于与剩余的一个数据集对应的信息数据的部分写入请求时，可更新所有奇偶校验比 特。
[0132] 然而，本公开不限于此。可根据实施例按各种方式选择A和B。更详细地，A可被确定 为与第二编程单位或其倍数对应。B可被选择为等于或大于2的任意整数。在下文中，将在下 面详细描述A为5且B为2的实施例。
[0133] 在本示例性实施例中，奇偶校验验证矩阵H'可被划分为7个集。更详细地讲，数据 区域DR可被划分为第一数据集DS1至第五数据集DS5,奇偶校验区域可被划分为第一奇偶 校验集PS1和第二奇偶校验集PS2。第一数据集DS1的列大小为di。第二数据集DS2的列大小 为cb。第Ξ数据集DS3的列大小为d3。第四数据集DS4的列大小为cU。第五数据集DS5的列大小 为d日。山、d2、d3、cU和d日之和可对应于K(即，di+d2+d3+d4+d日=Κ)。同时，第一奇偶校验集PS1的 列大小为pi。第二奇偶校验集PS2的列大小为Ρ2<Φ1和P2之和可对应于（N-K)(即，P1+P2 = N- Κ)〇
[0134]在本示例性实施例中，包括在第一数据集DSl中所包含的di列中的元素可不受限 审IJ。因此，可通过使用生成用于普通LDPC编码的奇偶校验验证矩阵H'的方法来生成包括在 第一数据集DS1中的元素。
[01对同时，在本示例性实施例中，在包括在第二数据集DS2中的cb列中，包括在下面的P2 行中的元素总是为0;在包括在第Ξ数据集DS3中的d3列中，包括在下面的P2行中的元素总是 为0;在包括在第四数据集DS4中的cU列中，包括在上面的P1行中的元素总是为0;在包括在第 五数据集DS5中的ds列中，包括在上面的P1行中的元素总是为0。同样，在包括在第一奇偶校 验集PS1中的P1列中，包括在下面的P2行中的元素总是为0;在包括在第二奇偶校验集PS2中 的P2列中，包括在上面的P1行中的元素总是为0。
[0136] 如上所述，根据本示例性实施例，奇偶校验验证矩阵H'可被划分为多个子块或子 矩阵出至出W及多个零块或零矩阵0。在运点上，出至出可包括除了 0之外的元素，而零矩阵 仅包括0元素。因此，子矩阵化至出可被称为非零矩阵。
[0137] 在本示例性实施例中，第一数据集DS1可包括第一子矩阵出，第二数据集DS2可包 括第二子矩阵出和零矩阵0,第Ξ数据集DS3可包括第Ξ子矩阵出和零矩阵0,第四数据集DS4 可包括零矩阵0和第四子矩阵出，第五数据集DS5可包括零矩阵0和第五子矩阵曲。第一奇偶 校验集PS1可包括第六子矩阵化和零矩阵0,第二奇偶校验集PS2可包括零矩阵0和第屯子矩 阵出。
[0138] 在本示例性实施例中，由于包括在第一奇偶校验集PS1的下面的P2行的元素总是 为0,因此当存在对于与第四数据集DS4或第五数据集DS5对应的部分信息数据的部分写入 请求时，与第一奇偶校验集PS1对应的奇偶校验比特不被更新。同样，由于包括在第二奇偶 校验集PS2的上面的P1行的元素总是为0,因此当存在对于与第二数据集DS2或第Ξ数据集 DS3对应的部分信息数据的部分写入请求时，与第二奇偶校验集PS2对应的奇偶校验比特不 被更新。
[0139] 然而，本公开不限于此。在另一示例性实施例中，可各种方式改变沿列方向的 第一数据集DS1至第五数据集DS5的位置。例如，沿列方向的第Ξ数据集DS3和第四数据集 DS4的位置可被改变。对于另一示例，沿列方向的第Ξ数据集DS3和第五数据集DS5的位置可 被改变。
[0140] 然而，本公开不限于此。在另一示例性实施例中，第二数据集DS2至第五数据集DS5 可包括两个或更多个子矩阵或者两个或更多个零矩阵。同样，第一奇偶校验集PS1和第二奇 偶校验集PS2可包括两个或更多个子矩阵或者两个或更多个零矩阵。在运种情况下，沿行方 向包括在第二数据集DS2或第Ξ数据集DS3中的两个或更多个子矩阵或者两个或更多个零 矩阵的位置可与沿行方向包括在第一奇偶校验集PS1中的两个或更多个子矩阵或者两个或 更多个零矩阵的位置对应。同样，沿行方向包括在第四数据集DS4或第五数据集DS5中的两 个或更多个子矩阵或者两个或更多个零矩阵的位置可与沿行方向包括在第二奇偶校验集 PS2中的两个或更多个子矩阵或者两个或更多个零矩阵的位置对应。
[0141] 图11A至图11C是用于解释根据示例性实施例的通过使用用于部分编程操作的奇 偶校验验证矩阵Η生成码字的操作的示图。
[0142] 参照图llA至图lie,当数据m的大小为化k特，且码字c的大小为化k特时，奇偶校验 验证矩阵Η的大小被确定为(N-K) XN。在本示例性实施例中，数据m可被划分为与第一编程 单位对应的至少Ξ条部分信息数据（即，第一信息数据至第Ξ信息数据M1、M2和M3)。换言 之，第一信息数据至第Ξ信息数据M1、M2和M3是与第二编程单位或其倍数对应的部分信息 数据。例如，第一信息数据Ml的大小可W是di比特。第二信息数据M2的大小可W是cb比特。第 Ξ信息数据M3的大小可W是d3比特。
[0143] 图11A示出在从主机接收到对于第一信息数据Ml的部分写入请求时的码字生成操 作。在运点上，可由图5的ECC编码器231执行码字生成操作。奇偶校验验证矩阵Η中的与第一 信息数据Ml对应的区域是包括第一子矩阵化的第一数据集DS1。
[0144] 由于第一子矩阵出可包括除了 0之外的元素，因此当奇偶校验验证矩阵Η被用于生 成码字C时，与第一奇偶校验集PS1和第二奇偶校验集PS2对应的奇偶校验比特C4和巧可被 更新。因此，在通过奇偶校验验证矩阵Η生成的码字C中，与第一信息数据Ml对应的数据比特 C1W及奇偶校验比特C4和巧可被更新，与第二信息数据M2和第Ξ信息数据M3对应的数据比 特C2和C3可不被更新。
[0145] 在实施例中，可通过数据m和奇偶校验验证矩阵Η的算术运算来生成码字C。在另一 实施例中，可从奇偶校验验证矩阵Η获得一般生成器矩阵G，可通过数据m和一般生成器矩阵 G的算术运算来生成码字C。更详细地讲，可通过使用如W上等式3或等式4所示的一般生成 器矩阵G和奇偶校验验证矩阵Η之间的关系从奇偶校验验证矩阵Η获得一般生成器矩阵G。当 奇偶校验验证矩阵Η的大小为(Ν-Κ)ΧΝ时，由于一般生成器矩阵G的大小为ΚΧΝ，因此可通 过数据m和一般生成器矩阵G的算术运算来生成具有大小为1ΧΝ的码字C。
[0146] 图11B示出在从主机接收到对于第二信息数据M2的部分写入请求时的码字生成操 作。在运点上，可由图5的ECC编码器231执行码字生成操作。奇偶校验验证矩阵Η中的与第二 信息数据M2对应的区域是包括第二子矩阵出和零矩阵0的第二数据集DS2。
[0147] 由于第二子矩阵此可包括除了 0之外的元素，因此当奇偶校验验证矩阵Η被用于生 成码字C时，仅与第一奇偶校验集PS1对应的奇偶校验比特C4可被更新。因此，在通过奇偶校 验验证矩阵Η生成的码字C中，与第二信息数据M2对应的数据比特C2W及与第一奇偶校验集 PS1对应的奇偶校验比特C4可被更新，与第一信息数据Ml和第Ξ信息数据M3对应的数据比 特C1和C3W及与第二奇偶校验集PS2对应的奇偶校验比特巧可不被更新。
[0148] 图lie示出在从主机接收到对于第Ξ信息数据M3的部分写入请求时的码字生成操 作。在运点上，可由图5的ECC编码器231执行码字生成操作。奇偶校验验证矩阵Η中的与第Ξ 信息数据M3对应的区域是包括零矩阵0和第Ξ子矩阵出的第Ξ数据集DS3。
[0149] 由于第Ξ子矩阵曲可包括除了 0之外的元素，因此当奇偶校验验证矩阵Η被用于生 成码字C时，仅与第二奇偶校验集PS2对应的奇偶校验比特巧可被更新。因此，在通过奇偶校 验验证矩阵Η生成的码字C中，与第Ξ信息数据M3对应的数据比特C3W及与第二奇偶校验集 PS2对应的奇偶校验比特巧可被更新，与第一信息数据Ml和第二信息数据M2对应的数据比 特C1和C2W及与第一奇偶校验集PS1对应的奇偶校验比特C4可不被更新。
[0150] 如上所述，根据本示例性实施例，第二数据集DS2和第一奇偶校验集PS1可包括与 相同行对应的零矩阵0,第Ξ数据集DS3和第二奇偶校验集PS2可包括与奇偶校验验证矩阵Η 中的相同行对应的零矩阵0。因此，相比于通过使用参照图8Α至图8C描述的一般生成器矩阵 G来生成奇偶校验比特的情况，可减小码字的所有奇偶校验比特之中的更新的奇偶校验比 特。因此，当对存储器装置执行部分写入操作时，可减少在存储器单元阵列的奇偶校验区域 中执行写入操作的单元的数量，从而降低奇偶校验区域的单元的磨损速度。
[0151] 图12A和图12B示出根据示例性实施例的部分编程操作被执行的存储器单元阵列 的部分区域的示例。
[0152] 参照图12A，当如图11A的实施例对第一信息数据Ml执行部分写入操作时，可对包 括在单个页PAGE的数据区域DATA的部分区域(例如，第一扇区SEC1)和奇偶校验区域PARITY 的全部区域中的单元执行写入操作。
[0153] 参照图12B，当如图11B的实施例对第二信息数据M2执行部分写入操作或如图11C 的实施例对第Ξ信息数据M3执行部分写入操作时，可对包括在单个页PAGE的数据区域DATA 的部分区域(例如，第二扇区SEC2)和奇偶校验区域PARITY的部分区域中的单元执行写入操 作。
[0154] 如上所述，根据本实施例，在通过使用奇偶校验验证矩阵Η执行LDPC编码来生成码 字时，ECC编码器231可在部分编程操作中按如下方法生成码字，即，所有奇偶校验比特之中 的与部分信息数据对应的部分奇偶校验比特可被更新。因此，可仅对存储器单元阵列的奇 偶校验区域RARITY中的与更新的奇偶校验比特对应的单元执行写入或重写操作。因此，当 与参照图8A至图8C描述的通过使用一般生成器矩阵G生成码字的情况比较时，可减少对包 括在存储器单元阵列的奇偶校验区域PARITY中的单元的写入或重写操作，从而降低奇偶校 验区域PARITY的单元的磨损速度。
[0155] 图13至图16示出根据示例性实施例的奇偶校验验证矩阵化的其它示例。
[0156] 参照图13,奇偶校验验证矩阵化可包括数据区域DR和奇偶校验区域PR。数据区域 DR可被划分为第一数据集至第Ξ数据集DSUDS2和DS3。奇偶校验区域PR可被划分为第一奇 偶校验集PS1和第二奇偶校验集PS2。在本示例性实施例中，第一数据集DS1的列大小为di。 第二数据集DS2的列大小为cb。第Ξ数据集DS3的列大小为d3ndi、d2和d3之和可对应于K(即， dl+d2+d3 = K)。同时，第一奇偶校验集PS1的列大小为P1。第二奇偶校验集PS2的列大小为P2。 P谢P2之和可对应于(N-K)(即，pi+p2 = N-K)。
[0157] 在本示例性实施例中，包括在第Ξ数据集DS3所包含的d3列中的元素可不受限制。 因此，可通过使用生成用于普通LDPC编码的奇偶校验验证矩阵的方法生成包括在第Ξ数据 集DS3中的元素。
[0158] 同时，在本示例性实施例中，在包括在第一数据集0別中的di列中，包括在下面的P2 行中的元素总是为0;在包括在第二数据集DS2中的cb列中，包括在上面的P1行中的元素总是 为0。同样，在包括在第一奇偶校验集PS1中的P1列中，包括在下面的P2行中的元素总是为0; 在包括在第二奇偶校验集PS2中的P2列中，包括在上面的P1行中的元素总是为0。
[0159] 如上所述，根据本示例性实施例，奇偶校验验证矩阵化可被划分为多个子矩阵出 至也W及多个零矩阵0。在运点上，子矩阵化至曲可包括除了 0之外的元素，而零矩阵0无条件 地仅包括0元素。
[0160] 在本示例性实施例中，第一数据集DS1可包括第一子矩阵出和零矩阵0,第二数据 集DS2可包括零矩阵0和第二子矩阵此，第Ξ数据集DS3可包括第Ξ子矩阵出。第一奇偶校验 集口別可包括第四子矩阵此和零矩阵0,第二奇偶校验集PS2可包括零矩阵0和第五子矩阵也。
[0161] 在本示例性实施例中，由于包括在第一奇偶校验集PSl的下面的P2行的元素总是 为0,因此当存在对于与第二数据集DS2对应的部分信息数据的部分写入请求时，与第一奇 偶校验集PS1对应的奇偶校验比特不被更新。同样，由于包括在第二奇偶校验集PS2的上面 的P1行中的元素总是为0,因此当存在对于与第一数据集DS1对应的部分信息数据的部分写 入请求时，与第二奇偶校验集PS2对应的奇偶校验比特不被更新。
[0162] 参照图14,奇偶校验验证矩阵化可包括数据区域DR和奇偶校验区域PR。数据区域 DR可被划分为第一数据集至第Ξ数据集DSUDS2和DS3。奇偶校验区域PR可被划分为第一奇 偶校验集PS1和第二奇偶校验集PS2。在本示例性实施例中，第一数据集DS1的列大小为di。 第二数据集DS2的列大小为cb。第Ξ数据集DS3的列大小为d3ndi、d2和d3之和可对应于K(即， dl+d2+d3 = K)。同时，第一奇偶校验集PS1的列大小为P1。第二奇偶校验集PS2的列大小为P2。 P谢P2之和可对应于(N-K)(即，pi+p2 = N-K)。
[0163] 在本示例性实施例中，包括在第二数据集DS2所包含的cb列中的元素可不受限制。 因此，可通过使用生成用于普通LDPC编码的奇偶校验验证矩阵的方法生成包括在第二数据 集DS2中的元素。
[0164] 同时，在本示例性实施例中，在包括在第一数据集DS1中的di列中，包括在下面的P2 行中的元素总是为0;在包括在第Ξ数据集DS3中的d3列中，包括在上面的P1行中的元素总是 为0。同样，在包括在第一奇偶校验集PS1中的P1列中，包括在下面的P2行中的元素总是为0; 在包括在第二奇偶校验集PS2中的P2列中，包括在上面的P1行中的元素总是为0。
[0165] 如上所述，根据本示例性实施例，奇偶校验验证矩阵化可被划分为多个子矩阵出 至也W及多个零矩阵0。在运点上，子矩阵化至曲可包括除了 0之外的元素，而零矩阵0无条件 地仅包括0元素。
[0166] 在本示例性实施例中，第一数据集DS1可包括第一子矩阵出和零矩阵0,第二数据 集DS2可包括第二子矩阵出，第Ξ数据集DS3可包括零矩阵0和第Ξ子矩阵出。第一奇偶校验 集口別可包括第四子矩阵此和零矩阵0,第二奇偶校验集PS2可包括零矩阵0和第五子矩阵也。
[0167] 在本示例性实施例中，由于包括在第一奇偶校验集PS1的下面的P2行的元素总是 为0,因此当存在对于与第Ξ数据集DS3对应的部分信息数据的部分写入请求时，与第一奇 偶校验集PS1对应的奇偶校验比特不被更新。同样，由于包括在第二奇偶校验集PS2的上面 的P1行中的元素总是为0,因此当存在对于与第一数据集DS1对应的部分信息数据的部分写 入请求时，与第二奇偶校验集PS2对应的奇偶校验比特不被更新。
[0168] 参照图15,奇偶校验验证矩阵化可包括数据区域DR和奇偶校验区域PR。数据区域 DR可被划分为第一数据集至第Ξ数据集DSUDS2和DS3。奇偶校验区域PR可被划分为第一奇 偶校验集PS1和第二奇偶校验集PS2。在本示例性实施例中，第一数据集DS1的列大小为di。 第二数据集DS2的列大小为cb。第Ξ数据集DS3的列大小为d3ndi、d2和d3之和可对应于K(即， dl+d2+d3 = K)。同时，第一奇偶校验集PS1的列大小为P1。第二奇偶校验集PS2的列大小为P2。 P谢P2之和可对应于(N-K)(即，pi+p2 = N-K)。
[0169] 在本示例性实施例中，包括在第一数据集DS1所包含的山列中的元素可不受限制。 因此，可通过使用生成用于普通LDPC编码的奇偶校验验证矩阵的方法生成包括在第一数据 集DS1中的元素。
[0170] 同时，在本示例性实施例中，在包括在第二数据集DS2中的cb列中，包括在上面的P1 行中的元素总是为0;在包括在第Ξ数据集DS3中的d3列中，包括在下面的P2行中的元素总是 为0。同样，在包括在第一奇偶校验集PS1中的P1列中，包括在上面的P1行中的元素总是为0; 在包括在第二奇偶校验集PS2中的P2列中，包括在下面的P2行中的元素总是为0。
[0171] 如上所述，根据本示例性实施例，奇偶校验验证矩阵化可被划分为多个子矩阵出 至也W及多个零矩阵0。在运点上，子矩阵化至曲可包括除了 0之外的元素，而零矩阵0无条件 地仅包括0元素。
[0172] 在本示例性实施例中，第一数据集DS1可包括第一子矩阵出，第二数据集DS2可包 括零矩阵0和第二子矩阵此，第Ξ数据集DS3可包括第Ξ子矩阵曲和零矩阵0。第一奇偶校验 集口別可包括零矩阵0和第四子矩阵此，第二奇偶校验集PS2可包括第五子矩阵也和零矩阵0。
[0173] 在本示例性实施例中，由于包括在第一奇偶校验集PS1的上面的P1行的元素总是 为0,因此当存在对于与第Ξ数据集DS3对应的部分信息数据的部分写入请求时，与第一奇 偶校验集PS1对应的奇偶校验比特不被更新。同样，由于包括在第二奇偶校验集PS2的下面 的P2行中的元素总是为0,因此当存在对与第二数据集DS2对应的部分信息数据的部分写入 请求时，与第二奇偶校验集PS2对应的奇偶校验比特不被更新。
[0174] 虽然未示出，但是可如图13和图14中所示改变奇偶校验验证矩阵化中的不包括零 矩阵0且不受限制的数据集的位置。
[0175] 参照图16,奇偶校验验证矩阵Hd可包括数据区域DR和奇偶校验区域PR。数据区域 DR可被划分为第一数据集DS1至第1+L数据集DS_1+L。奇偶校验区域可被划分为第一奇偶 校验集PS1至第L奇偶校验集PS_L。在本示例性实施例中，第一数据集DS1的列大小为di。第 二数据集DS2的列大小为cb。第Ξ数据集DS3的列大小为d3。第1化数据集DS_1+L列大小为 山吐。山至dl+L之和可对应于K(即，dl+'''+dl+L = K)。同时，第一奇偶校验集PS1的列大小为P1。 第二奇偶校验集PS2的列大小为P2。第L奇偶校验集PS_L的列大小为pLePi至PL之和可对应于 (N-K)(即，P1+...+化= N-K)。
[0176] 在本示例性实施例中，包括在第一数据集DS1所包含的山列中的元素可不受限制。 因此，可通过使用生成用于普通LDPC编码的奇偶校验验证矩阵的方法生成包括在第一数据 集DS1中的元素。在运点上，可各种方式改变元素没有限制的第一数据集DS1的位置。
[0177] 同时，在本示例性实施例中，在包括在第二数据集DS2中的cb列中，包括在除了从 第一行至第P1行的P1个行之外的行中的元素总是为0;在包括在第Ξ数据集DS3中的d3列中， 包括在除了从第P1+1行至第P1+P2行的P2个行之外的行中的元素总是为0;在包括在第1+L数 据集DS_1+L中的di+L列中，包括在除了从第
行的化个行之外的行中的元 素总是为0。
[0178] 同样，在包括在第一奇偶校验集PS1中的P1列中，包括在除了从第一行至第P1行的 P1个行之外的行中的元素总是为〇，；包括在第二奇偶校验集PS2中的P2列中，包括在除了从 第P1+1行至第P1+P2行的P2个行之外的行中的元素总是为0;在包括在第L奇偶校验集?5_1^中 的PL列中，包括在除了从第
庁的PL个行之外的行中的元素总是为0。
[0179] 如上所述，根据本示例性实施例，奇偶校验验证矩阵Hd可被划分为多个子矩阵出 至化+2拟及多个零矩阵0。在运点上，子矩阵化至化+2间包括除了 ο之外的元素，而零矩阵ο无 条件地仅包括0元素。
[0180] 在本示例性实施例中，第一数据集DS1可包括第一子矩阵出和零矩阵0,第二数据 集DS2可包括第二子矩阵出和零矩阵0，第Ξ数据集DS3可包括第Ξ子矩阵出和零矩阵0，第1+ L数据集DS_1+L可包括第1+L子矩阵化+L和零矩阵0。第一奇偶校验集PS1可包括第化L子矩阵 此+L和零矩阵0，第二奇偶校验集PS2可包括第第3+L子矩阵曲+L和零矩阵0，第L奇偶校验集 PS_1；^包括第1+化子矩阵化+化和零矩阵0。
[0181] 在本示例性实施例中，当存在对于与第Ξ数据集DS3至第1+L数据集DS_1+L对应的 部分信息数据的部分写入请求时，与第一奇偶校验集PS1对应的奇偶校验比特不被更新。换 言之，仅当存在对于与第一数据集DS1和第二数据集DS2对应的部分信息数据的部分写入请 求时，与第一奇偶校验集PS1对应的奇偶校验比特被更新。
[0182] 同样，当存在对于与第二数据集DS2和第四数据集DS4至第1+L数据集DS_1+L对应 的部分信息数据的部分写入请求时，与第二奇偶校验集PS2对应的奇偶校验比特不被更新。 换言之，仅当存在对与第一数据集DS1和第Ξ数据集DS3对应的部分信息数据的部分写入请 求时，与第二奇偶校验集PS2对应的奇偶校验比特被更新。
[0183] 奇偶校验验证矩阵化至Hd的上述变型仅为本公开的示例，本公开不限于此。在另 一示例性实施例中，每个数据集和每个奇偶校验集可包括两个或更多个子矩阵或者两个或 更多个零矩阵。在另一示例性实施例中，不包括零矩阵的单个数据集的位置可在数据区域 中被自由地改变。
[0184] 图17是根据示例性实施例的包括在图1的存储器控制器中的ECC处理单元230'的 另一示例的框图。
[0185] 参照图17，ECC处理单元230 '可包括ECC编码器231'和ECC解码器232 ' dECC编码器 23 Γ可包括第一 ECC编码器23 la和第二ECC编码器23化。ECC解码器232 '可包括第一 ECC解码 器232a和第二ECC解码器23化。在本示例性实施例中，ECC处理单元230'可通过使用乘积码 (product code)结构的ECC来执行ECC编码和ECC解码。
[0186] 在本示例性实施例中，第一ECC编码器231a可沿行方向对信息数据执行编码，第二 ECC编码器23化可沿列方向对信息数据执行编码。同时，第一ECC解码器232a可沿行方向对 信息数据执行解码，而第二ECC解码器23化可沿列方向对信息数据执行解码。在运点上，信 息数据可在数据块中被实现。
[0187] 图18示出根据示例性实施例的在图17的ECC处理单元230'中使用的ECC结构的示 例。
[0188] 参照图18,第一 ECC编码器231a可生成对于第一数据块化tal、第二数据块化化巧口 第Ξ数据块Data3的第一奇偶校验化rityl。第一 ECC编码器231a可生成对于第四数据块 化ta4、第五数据块化化5和第六数据块化ta6的第二奇偶校验化r i ty 2。第一 ECC编码器23 la 可生成第屯数据块化化7、第八数据块化化8和第九数据块化化9的第Ξ奇偶校验化rity3。
[0189] 同时，第二ECC编码器23化可生成对于第一数据块化tal、第四数据块化ta4和第屯 数据块化ta7的第四奇偶校验化rity4。第二ECC编码器23化可生成对于第二数据块化ta2、 第五数据块化化5和第八数据块化ta8的第五奇偶校验化rity5。第二ECC编码器23化可生成 第Ξ数据块化ta3、第六数据块化化6和第九数据块化ta9的第六奇偶校验化rity6。在运点 上，第一数据块化tal至第九数据块化ta9中的每个数据块可W是部分编程的最小单元或者 倍数。
[0190] 图19示出根据示例性实施例的使用图18的ECC结构的部分编程操作的示例。
[0191] 参照图19,在本示例性实施例中，当从主机接收到对于第四数据块化化4的部分写 入请求时，第一ECC编码器231a可更新第二奇偶校验化rity2,并且可不更新第一奇偶校验 Par i ty巧日第Ξ奇偶校验化r i ty3。第二ECC编码器23化可更新第四奇偶校验化r i ty4并且可 不更新第五奇偶校验化r it巧和第六奇偶校验化ri ty6。如上所述，根据本示例性实施例，码 字的所有奇偶校验比特可不被更新，而仅与对应于部分信息数据的部分数据块对应的奇偶 校验比特可被更新。因此，可减少对包括在存储器单元阵列的奇偶校验区域中的单元的写 入操作或重写操作的数量，因此针对包括在奇偶校验区域中的单元，可降低所述单元的磨 损速度。
[0192] 图20是根据示例性实施例的计算系统20的框图。
[0193] 参照图20,计算系统20可包括存储器系统300和主机400。存储器系统300可包括部 分编程管理单元310、ECC处理单元320和存储器单元阵列330。存储器系统300可与图1 的存储器系统10基本相似的方式被实现。因此，W上参照图1至图19提供的描述可被应用于 本示例性实施例，因此省略冗余描述。
[0194] 主机400可包括应用410和与软件层对应的文件系统420。更详细地讲，应用410可 生成对于存储器系统300的写入请求或读取请求，文件系统420可接收写入请求或读取请 求，并可生成将被提供给存储器系统300的命令或地址。
[01M]在本示例性实施例中，主机400可向存储器系统300提供与作为第一编程单位的一 部分的第二编程单位对应的信息数据DATA、对于信息数据DATA的写入请求REQ和与写入请 求REQ对应的地址ADDR。主机400可向存储器系统300提供对于与作为第一编程单位的一部 分的第二编程单位对应的信息数据DATA的读取请求REQ和与读取请求REQ对应的地址A孤R， 并可接收从存储器系统300读取的数据DATA。
[0196] 图21是根据示例性实施例的操作存储器系统的方法的流程图。
[0197] 参照图21，根据本示例性实施例的操作存储器系统的方法是对存储器装置执行部 分编程操作的方法，因此W上参照图1至图20提供的描述被应用于根据本示例性实施例的 操作存储器装置的方法。在下文中，将参照图1至图21详细描述根据本示例性实施例的操作 存储器装置的方法。
[0198] 在操作S100中，接收与部分编程单位对应的信息数据和写入请求。在运点上，部分 编程单位可W是作为第一编程单位的一部分的第二编程单位。在示例性实施例中，第一编 程单位可W是页单位，第二编程单位可W是字节单位。例如，存储器控制器200可从主机接 收与作为第一编程单位的一部分的第二编程单位对应的部分信息数据和对于部分信息数 据的写入请求。
[0199] 在操作S120中，通过对信息数据执行ECC编码来生成码字。在本示例性实施例中， 可生成码字，使得第一编程单位的所有奇偶校验比特之中的与信息数据对应的部分奇偶校 验比特可被更新。因此，如果从主机接收到对于与作为第一编程单位的一部分的第二编程 单位对应的部分信息数据的写入请求，贝化CC处理单元230可生成码字，使得仅第一编程单 位的所有奇偶校验比特之中的与部分信息数据对应的部分奇偶校验比特可被更新。同时， 如果从主机接收到对于与第一编程单位对应的整个信息数据的写入请求，贝化cc处理单元 230可生成码字，使得第一编程单位的所有奇偶校验比特可被更新。
[0200] 在操作S140中，将生成的码字和写入命令提供给存储器装置。在本示例性实施例 中，包括在码字中的部分信息数据和仅与部分信息数据对应的奇偶校验比特可被更新，剩 余的信息数据和剩余的奇偶校验比特可不被更新。因此，包括在码字中的数据比特可被写 入或重新写入包括在存储器装置中的存储器单元阵列。在运点上，可仅对与码字的更新的 部分信息数据和更新的奇偶校验比特对应的单元执行写入操作或重写操作，可不对与在码 字中没有被更新的部分信息数据和奇偶校验比特对应的单元执行写入操作或重写操作。
[0201] 在本示例性实施例中，可对电阻式存储器装置执行部分编程操作。当部分编程操 作被执行时，码字可被生成，使得仅部分信息数据和与部分信息数据对应的奇偶校验比特 可被更新。因此，可仅对与在包括在存储器单元阵列中的单个页中被更新的比特对应的单 元执行写入操作或重写操作。因此，当部分编程操作被执行时，可降低包括在存储器单元阵 列的奇偶校验区域中的单元的磨损速度。
[0202] 图22是根据另一示例性实施例的操作存储器系统的方法的流程图。
[0203] 参照图22,根据本示例性实施例的操作存储器系统的方法是对存储器装置执行部 分编程操作的方法，因此W上参照图1至图20提供的描述被应用于根据本示例性实施例的 操作存储器装置的方法。在下文中，将参照图1至图20和图22详细描述根据本示例性实施例 的操作存储器装置的方法。
[0204] 在操作S200中，接收与部分编程单位对应的信息数据和写入请求。在运点上，部分 编程单位可W是作为第一编程单位的一部分的第二编程单位。在示例性实施例中，第一编 程单位可W是页单位，第二编程单位可W是字节单位。例如，存储器控制器200可从主机接 收与作为第一编程单位的一部分的第二编程单位对应的部分信息数据和对于该部分信息 数据的写入请求。
[0205] 在操作S220中，通过对信息数据执行LDPC编码来生成码字。在本示例性实施例中， 可生成码字，使得第一编程单位的所有奇偶校验比特之中的与信息数据对应的部分奇偶校 验比特可被更新。因此，如果从主机接收到对于与作为第一编程单位的一部分的第二编程 单位对应的部分信息数据的写入请求，贝化CC处理单元230可生成码字，使得第一编程单位 的所有奇偶校验比特之中的仅与部分信息数据对应的部分奇偶校验比特可被更新。同时， 如果从主机接收到对于与第一编程单位对应的整个信息数据的写入请求，贝化CC处理单元 230可生成码字，使得第一编程单位的所有奇偶校验比特可被更新。
[0206] 在本示例性实施例中，ECC处理单元230可通过使用LDPC码来执行ECC编码。更详细 地，ECC处理单元230可通过使用奇偶校验验证矩阵从信息数据生成奇偶校验，随后可生成 包括信息数据和生成的奇偶校验的码字。
[0207] 在操作S240中，将生成的码字和写入命令提供给存储器装置。在本示例性实施例 中，包括在码字中的部分信息数据和仅与部分信息数据对应的奇偶校验比特可被更新，剩 余的信息数据和剩余的奇偶校验比特可不被更新。
[0208] 在操作S260中，将信息数据和更新的部分奇偶校验比特写入存储器单元阵列。在 运点上，可仅对与码字的更新的部分信息数据和更新的奇偶校验比特对应的单元执行写入 操作或重写操作，可不对与在码字中没有被更新的部分信息数据和奇偶校验比特对应的单 元执行写入操作或重写操作。
[0209] 根据本示例性实施例，可对电阻式存储器装置执行部分编程操作。当部分编程操 作被执行时，码字可被生成，使得仅部分信息数据和与部分信息数据对应的奇偶校验比特 可被更新。因此，可仅对与在包括在存储器单元阵列中的单个页中被更新的比特对应的单 元执行写入操作或重写操作。因此，当部分编程操作被执行时，可降低包括在存储器单元阵 列的奇偶校验区域中的单元的磨损速度。
[0210] 图23是根据另一示例性实施例的操作存储器系统的方法的流程图。
[0211] 参照图23,根据本示例性实施例的操作存储器系统的方法是对存储器装置执行部 分编程操作的方法，因此W上参照图1至图20提供的描述被应用于根据本示例性实施例的 操作存储器装置的方法。在下文中，将参照图1至图20和图23详细描述根据本示例性实施例 的操作存储器装置的方法。
[0212] 在操作S300中，接收与部分编程单位对应的读取请求。在运点上，部分编程单位可 W是作为第一编程单位的一部分的第二编程单位。在示例性实施例中，第一编程单位可W 是页单位，第二编程单位可W是字节单位。例如，存储器控制器200可从主机接收对于与作 为第一编程单位的一部分的第二编程单位对应的部分信息数据的读取请求。
[0213] 在操作S320中，将读取命令提供给存储器装置。例如，存储器控制器200可向存储 器装置100提供与读取请求对应的读取命令CMD和与读取命令CMD对应的地址ADDR。
[0214] 在操作S340中，从存储器装置接收读取数据。例如，存储器控制器200可从存储器 装置100接收存储在与地址ADDR对应的单元中的数据。
[0215] 在操作S360中，通过使用奇偶校验验证矩阵对读取数据执行ECC解码来生成信息 数据。例如，ECC处理单元230可通过使用奇偶校验验证矩阵对读取数据执行ECC解码来生成 信息数据。在运点上，在ECC解码中使用的奇偶校验验证矩阵与在ECC编码中使用的奇偶校 验验证矩阵相同。
[0216] 在操作S380中，将生成的信息数据提供给主机。
[0217] 图24是示出根据本公开的示例性实施例的存储器系统被应用于存储卡系统1000 的框图。
[021引参照图24,存储卡系统1000可包括主机1100和存储卡1200。主机1100可包括主机 控制器1110和主机连接器1120。存储卡1200可包括卡连接器1210、卡控制器1220和存储器 装置1230。可通过使用图1至图23中示出的实施例来实现存储卡1200。
[0219] 主机1100可将数据写入到存储卡1200或者可W读取存储在存储卡1200中的数据。 主机控制器1110可通过主机连接器1120向存储卡1200发送命令CMD、主机1100中的时钟发 生器(未示出）产生的时钟信号CLKW及数据DATA。
[0220] 响应于通过使用卡连接器1210接收的命令CMD，卡控制器1220可与卡控制器1220 中的时钟发生器(未示出）产生的时钟信号同步地将数据存储在存储器装置1230中。存储器 装置1230可存储从主机1100发送的数据。
[0221 ]存储卡1200可被实现为紧凑型闪存卡(CFC)、微驱动器、智能媒体卡(SMC)、多媒体 卡(MMC)、安全数字卡(SDC)、记忆棒或通用串行总线化SB)闪存驱动器。
[0222]图25是根据本公开的示例性实施例的包括存储器系统2100的计算系统2000的框 图。
[0223] 参照图25,计算系统2000可包括存储器系统2100、处理器2200、RAM2300、输入/输 出装置2400和电源2500。同时，尽管图25中未示出，但是计算系统2000还可包括与视频卡、 声卡、存储卡、USB装置或其它电子产品进行通信的端口。计算系统2000可W是个人计算机 或便携式电子装置(诸如膝上型计算机、移动电话、个人数字助理(PDA)或相机）。
[0224] 处理器2200可执行具体的计算和/或任务。根据示例性实施例，处理器2200可W是 微处理器、中央处理器(CPU)等。处理器2200可经由总线2600(诸如地址总线、控制总线或数 据总线)与RAM 2300、输入/输出装置2400和存储器系统2100进行通信。可通过使用在图1至 图24中示出的示例性实施例实现存储器系统2100。
[02巧]根据示例性实施例，处理器2200还可连接到诸如外围组件互连(PCI)总线的外延 总线。
[0。6] RAM 2300可存储在操作计算系统2000中需要的数据。例如，RAM 2300可W是DRAM、 移动 DRAM、SRAM、PRAM、FRAM、RRAM和 / 或 MRAM。
[0227] 输入/输出装置2400可包括诸如键盘、小型键盘或鼠标的输入单元和诸如打印机 或显示器的输出单元。电源2500供应在操作计算系统2000中需要的操作电压。
[0228] 图26是示出根据本公开的示例性实施例的存储器系统被应用于固态硬盘(SSD)系 统3000的的框图。
[02巧]参照图26，SSD系统3000可包括主机3100和SSD 3200dSSD 3200可经由信号连接器 将信号S(iL发送到主机3100或从主机3100接收信号SGL，并可经由电源连接器接收电力PWR。 SSD 3200可包括SSD控制器3210、辅助电源3220W及多个存储器装置3230、3240和3250。可 通过使用在图1至图25中示出的示例性实施例来实现SSD 3200。
[0230]尽管已经参照本公开的示例性实施例具体示出并描述了本公开，但是将理解，在 不脱离权利要求的精神和范围的情况下可在形式和细节上进行各种改变。
【主权项】
1. 一种由存储器控制器执行的操作存储器系统的方法，所述方法包括： 从主机接收与作为第一编程单位的一部分的第二编程单位对应的信息数据和对于所 述信息数据的写入请求； 通过对接收的信息数据执行纠错码(ECC)编码来生成码字，使得码字的所有奇偶校验 比特之中的与所述信息数据对应的部分奇偶校验比特被更新； 向存储器装置提供生成的码字和关于码字的写入命令。2. 如权利要求1所述的方法，其中，通过使用低密度奇偶校验验证(LDPC)码来执行纠错 码编码。3. 如权利要求2所述的方法，其中，生成码字的步骤包括： 通过使用包括被划分为(L+1)个数据集的数据区域和被划分为L个奇偶校验集的奇偶 校验区域的奇偶校验验证矩阵来生成码字，其中，L为等于或大于2的整数， 其中，（L+1)个数据集中的第一数据集包括至少一个第一零矩阵，L个奇偶校验集中的 第一奇偶校验集包括与所述至少一个第一零矩阵被布置的至少一行对应的至少一个第二 零矩阵。4. 如权利要求3所述的方法，其中，其中，L为2，并且如果第一编程单位的大小为K比特， 且码字的大小为N比特，则奇偶校验验证矩阵的大小为(N-K) X N， 其中，数据区域包括具有(N-K) XcU大小的第一数据集、具有(N-K) Xd2大小的第二数据 集和具有(N-K) X d3大小的第三数据集，且cb+cb+cb = K 其中，奇偶校验区域包括具有(N-K) 乂？1大小的第一奇偶校验集和具有(N-K) Xp2大小 的第二奇偶校验集，且Pi+P2 = N-K。5. 如权利要求4所述的方法，其中，第一零矩阵与第一数据集的下面的?2个行对应，第二 零矩阵与第一奇偶校验集的下面的p 2个行对应， 其中，生成码字的步骤包括：当所述信息数据对应于第一数据集时，生成码字使得所有 奇偶校验比特之中的仅与第一奇偶校验集对应的奇偶校验比特被更新。6. 如权利要求4所述的方法，其中，第二数据集包括与上面的P1个行对应的第三零矩阵， 第二奇偶校验集包括与上面的 ?1个行对应的第四零矩阵， 其中，生成码字的步骤包括：当所述信息数据对应于第二数据集时，生成码字使得所有 奇偶校验比特之中的仅与第二奇偶校验集对应的奇偶校验比特被更新。7. 如权利要求4所述的方法，其中，生成码字的步骤包括：当所述信息数据对应于第三 数据集时，生成码字使得所有奇偶校验比特被更新。8. 如权利要求3所述的方法， 其中，如果第一编程单位的大小为K比特，且码字的大小为N比特，则奇偶校验验证矩阵 的大小为(N-K)XN， 其中，数据区域包括具有(N-K) XcU大小的第一数据集至具有(N-K) XdL+^小的第(L+ 1)数据集， 其中，奇偶校验区域包括具有(N-K) 乂？1大小的第一奇偶校验集至具有(N-K) XpL大小 的第L奇偶校验集。9. 如权利要求8所述的方法，其中，在包括在奇偶校验验证矩阵中的第Μ数据集和第Μ奇 偶校验集中，行之外的行对应的元素为〇，M为等于大于1且等 于小于L的整数。10. 如权利要求9所述的方法，其中，生成码字的步骤包括：当所述信息数据对应于第Μ 数据集时，生成码字使得所有奇偶校验比特之中的仅与第Μ奇偶校验集对应的奇偶校验比 特被更新。11. 如权利要求8所述的方法，其中，生成码字的步骤包括：当所述信息数据对应于第(L +1)数据集时，生成码字使得所有奇偶校验比特被更新。12. 如权利要求2所述的方法，其中，生成码字的步骤包括:通过使用包括被划分为(2L+ 1)个数据集的数据区域和被划分为L个奇偶校验集的奇偶校验区域的奇偶校验验证矩阵来 生成码字，其中，L为等于或大于2的整数， 其中，（2L+1)个数据集中的第一数据集和第二数据集中的每个包括至少一个第一零矩 阵，L个奇偶校验集中的第一奇偶校验集包括至少一个第二零矩阵，所述至少一个第一零矩 阵和所述至少一个第二零矩阵在行方向的位置相同。13. 如权利要求1所述的方法，其中，第一编程单位为页单位。14. 如权利要求1所述的方法，其中，第一编程单位对应于包括在存储器装置中的存储 器单元阵列中的共同连接到相同信号线的存储单元的大小。15. 如权利要求14所述的方法，其中，相同信号线为相同字线。16. 如权利要求1所述的方法，其中，第二编程单位为字节单位。17. 如权利要求1所述的方法，其中，存储器装置为电阻式存储器装置。18. -种由存储器控制器执行的操作存储器系统的方法，所述方法包括： 从主机接收与作为第一编程单位的一部分的第二编程单位对应的信息数据和对于所 述信息数据的写入请求； 通过使用奇偶校验验证矩阵对接收的信息数据执行低密度奇偶校验验证(LDPC)编码 来生成码字； 向存储器装置提供生成的码字和关于码字的写入命令， 其中，奇偶校验验证矩阵包括被划分为至少第一数据集至第三数据集的数据区域和被 划分为至少第一奇偶校验集和第二奇偶校验集的奇偶校验区域， 其中，当所述信息数据对应于第一数据集时，仅与第一奇偶校验集对应的奇偶校验比 特被更新，而当所述信息数据对应于第二数据集时，仅与第二奇偶校验集对应的奇偶校验 比特被更新。19. 如权利要求18所述的方法， 其中，与第一数据集和第一奇偶校验集的下面的Ρ2个行对应的元素为〇， 其中，与第二数据集和第二奇偶校验集的上面的?1个行对应的元素为〇。20. 如权利要求18所述的方法，其中，第一编程单位为页单位，第二编程单位为字节单 位。21. 如权利要求18所述的方法，其中，存储器装置为电阻式存储器装置。22. -种操作存储器系统的方法，所述方法包括： 从主机接收与作为第一编程单位的一部分的第二编程单位对应的信息数据和对于所 述信息数据的写入请求； 通过使用奇偶校验验证矩阵对接收的信息数据执行低密度奇偶校验验证(LDPC)编码 来生成码字，使得码字的所有奇偶校验比特之中的与所述信息数据对应的部分奇偶校验比 特被更新； 向存储器装置提供生成的码字和关于码字的写入命令； 将包括在码字中的所述信息数据和更新的部分奇偶校验比特写入包括在存储器装置 中的存储器单元阵列。23. 如权利要求22所述的方法，其中，第一编程单位为页单位，第二编程单位为字节单 位。24. 如权利要求22所述的方法，其中，存储器装置为电阻式存储器装置。25. -种存储器系统，包括： 存储器装置，包括存储器单元阵列； 存储器控制器，被配置为通过对与作为第一编程单位的一部分的第二编程单位对应的 信息数据执行纠错码(ECC)编码来生成码字，使得码字的所有奇偶校验比特之中的与所述 信息数据对应的部分奇偶校验比特被更新，并向存储器装置提供生成的码字和关于码字的 写入命令。
【文档编号】G06F11/10GK105825896SQ201610045380
【公开日】2016年8月3日
【申请日】2016年1月22日
【发明人】申东旻, 孔骏镇, 慎钒揆, 吴银珠, 尹弼相
【申请人】三星电子株式会社