一种sram的辅助装置及工作系统的制作方法
【专利摘要】本发明公开一种SRAM的辅助装置及工作系统，该SRAM的辅助装置包括：第一单元，用于根据外部接入的第一控制信号，输出第一输出信号，所述第一输出信号为高电平；第二单元，用于根据外部接入的第二控制信号，输出第二输出信号，所述第二输出信号为低电平；所述第一输出信号、第二输出信号中的一者与数据总线中较SRAM多出的一个位线对中的位线BL连接，另一者与所述位线对中的位线BLB连接。本发明通过以上技术方案，解决现有DUMMY结构复杂，且需要辅助电路，导致所占面积和功耗较大的问题。
【专利说明】
一种SRAM的辅助装置及工作系统
技术领域
[0001 ] 本发明涉及静态随机存取存储器(Static Random Access Memory，SRAM)技术领域，尤其涉及一种SRAM的辅助装置及工作系统。
【背景技术】
[0002]FPGA芯片中常常包含大量的片上的SRAM，被用来作为数据缓存等。
[0003]SRAM阵列由于行列布局的不同，位线(Bit Line)宽度可能与实际芯片中数据总线接口位宽不一致。为了保证从SRAM阵列读出数据时，所有数据总线都能返回一个确定的值，而不是不定态，现有方案通常在数据总线上加入DUMMY电路。一般的，每一个没用到的数据总线的位线对需要增加一个DUMMY，例如，对于6管SRAM需要加入6管SRAM单元做为DUMMY，6管SRAM的结构如图1所示，也是DUMMY的结构，可见，一个DUMMY包含4个NMOS管和2个PMOS管，共6个管子。假设数据总线具有M个位线对(一个位线对包括一个BL位线和一个BLB位线)，如图2中的(^七3〈]?-1:0〉和(^七311〈]\1-1:0〉，51^1阵列具有~个位线对，如图2中的此川-1:0〉和BLB(N-1: O)，M大于N，则数据总线中多出M-N个位线对，现有方案在这多出的每个位线对上接入一个DUMMY，如图2中，DUMMY具有M-N个位线对，BL〈M-N-1:0〉和BLB〈M-N-1:0〉。而且，对SRAM进行读操作时，对接入的各个DUMMY，也需要预充电电路(Pre-Charge)和灵敏放大器(Sense Amplifier)的辅助。
[0004]因此，现有方案具有以下缺陷:
[0005]1、在数据总线上加入的SRAM DUMMY，结构复杂，用6管SRAM做DUMMY，每个DUMMY包括6个管子，面积较大；
[0006]2、进行读操作时，DUMMY同样需要预充电电路和灵敏放大器电路的辅助，需要较大的面积和功耗。
【发明内容】
[0007]本发明提供一种SRAM的辅助装置及工作系统，解决现有DUMMY结构复杂，且需要辅助电路，导致所占面积和功耗较大的问题。
[0008]为解决上述技术问题，本发明采用以下技术方案:
[0009]一种SRAM的辅助装置，包括:
[0010]第一单元，用于根据外部接入的第一控制信号，输出第一输出信号，所述第一输出信号为高电平；
[0011]第二单元，用于根据外部接入的第二控制信号，输出第二输出信号，所述第二输出信号为低电平；
[0012]所述第一输出信号、第二输出信号中的一者与数据总线中较SRAM多出的一个位线对中的位线BL连接，另一者与所述位线对中的位线BLB连接。
[0013]在一些实施例中，所述第一单元为PMOS管，所述PMOS管的源端接电源VCC，栅端接所述第一控制信号，漏端输出所述第一输出信号;所述第二单元为NMOS管，所述NMOS管的源端接地VSS，栅端接所述第二控制信号，漏端输出所述第二输出信号。
[0014]在一些实施例中，所述的SRAM的辅助装置还包括:接入信号产生单元，用于产生所述第一控制信号和所述第二控制信号。
[0015]在一些实施例中，所述接入信号产生单元具体用于接入SRAM的读信号，根据所述SRAM的读信号产生所述第一控制信号和所述第二控制信号。
[0016]一种SRAM的工作系统，包括SRAM阵列、数据总线，SRAM阵列包括至少一个SRAM，SRAM阵列具有N个位线对;所述数据总线具有M个位线对，M大于N;所述SRAM的工作系统还包括M-N个如权利要求1至4任一项所述的SRAM的辅助装置，其中，所述SRAM阵列的N个位线对与数据总线中的N个位线对一对一连接;M-N个所述辅助装置与数据总线中的M-N个位线对一对一连接。
[0017]在一些实施例中，多列所述辅助装置复用一列所述辅助装置，将多列的字线信号作或运算得到所述一列所述辅助装置的字线信号。
[0018]本发明设计了一种全新的辅助装置及基于该辅助装置的SRAM的工作系统，在数据总线相比SRAM多出的M-N个位线对上接入本发明设计的SRAM的辅助装置，M-N个所述辅助装置与数据总线中的M-N个位线对一对一连接，该辅助装置与现有DUMMY结构不同，现有DUMMY结构如图1所示，仅接入VCC、VSS和WL这些基本信号，没有其他外部控制信号的接入，需要6管复杂的电路结构，和需要预充电电路和灵敏放大器电路的辅助。而本发明的辅助装置需要从外部接入第一控制信号和第二控制信号，第一控制信号、第二控制信号的接入可以简化其电路结构，且不需要预充电电路和灵敏放大器电路的辅助。
[0019]进一步地，第一控制信号为PMOS管的上拉信号，第二控制信号为匪OS管的下拉信号，则仅需要两个MOS管，便替代了现有DUMMY的6管结构，且不需要预充电电路和灵敏放大器电路的辅助。
[0020]进一步地，在SRAM的工作系统中，接入的多列所述辅助装置可以复用一列所述辅助装置，一列辅助装置包括但不局限于共用同一字线信号的多个辅助装置。在复用一列辅助装置时，该一列辅助装置可以将多列的字线信号作或运算得到该一列辅助装置的字线信号。进一步简化SRAM的工作系统的结构。
【附图说明】
[0021]图1为现有技术中6管SRAM的电路结构示意图；
[0022]图2为现有技术中一种加入DUMMY的SRAM工作系统的示意图。
[0023]图3为本发明一实施例提供的SRAM的辅助装置的示意图；
[0024]图4为本发明另一实施例提供的SRAM的辅助装置的示意图；
[0025]图5为本发明另一实施例提供的SRAM的辅助装置的示意图。
【具体实施方式】
[0026]下面通过具体实施例对本发明的构思进一步详细说明。
[0027]如图3所示，为本发明一实施例提供的SRAM的辅助装置的示意图，该辅助装置不同于现有DUMMY结构，该辅助装置主要包括:
[0028]第一单元31，用于根据外部接入的第一控制信号，输出第一输出信号，所述第一输出信号为高电平；
[0029]第二单元32，用于根据外部接入的第二控制信号，输出第二输出信号，所述第二输出信号为低电平；
[0030]所述第一输出信号、第二输出信号中的一者与数据总线中较SRAM多出的一个位线对中的位线BL连接，另一者与所述位线对中的位线BLB连接。
[0031]一般的，每一个没用到的数据总线的位线对需要增加一个该辅助装置，假设数据总线具有M个位线对，SRAM阵列具有N个位线对，则数据总线中多出M-N个位线对，一般的，这多出的每个位线对上接入一个该辅助装置，不需要预充电电路和灵敏放大器(SenseAmplifier)等辅助电路。在一些实施例中下，多列该辅助装置也可以复用一列辅助装置，一列辅助装置包括但不局限于:共用同一 WL字线信号的多个辅助装置，在复用一列辅助装置时，优选的，该一列辅助装置可以将多列的WL字线信号作或运算得到该一列辅助装置的字线信号，进一步简化SRAM的工作系统的结构。
[0032]作为一种实施例，如图4所示，第一单元31为PMOS管，第二单元32为NMOS管，即该辅助装置包括:一个PMOS管和一个NMOS管，所述PMOS管的源端接电源VCC，栅端接上拉信号PU_N，即第一控制信号，漏端输出第一输出信号;所述匪OS管的源端接地VSS，栅端接下拉信号PD，即第二控制信号，漏端输出第二输出信号，在该实施例中，所述第一输出信号与数据总线中较SRAM多出的一个位线对中的位线BLB连接，所述第二输出信号与该位线对中的另一位线BL连接，则位线BLB可以通过PMOS管上拉至VCC，位线BL可以通过NMOS管下拉至VSS。在读SRAM时，位线BLB为高电平，位线BL为低电平，对应的数据总线的位线对上读出确定的“O”，而不是不定态。
[0033]在写SRAM时，若第一控制信号为高电平，第二控制信号为低电平，此时无论位线BLB为高电平，位线BL为低电平(写入“O”)，还是位线BLB为低电平，位线BL为高电平(写入“I”)，对相应的辅助装置进行写操作均能顺利进行，且不会影响到其他电路(此时相当于第一和第二控制信号由SRAM的读信号产生)。若第一控制信号为低电平，第二控制信号为高电平，此时需控制位线BLB为高电平，位线BL为低电平，对相应的辅助装置进行写“O”操作，且不会影响到其他电路(此时相当于第一和第二控制信号由SRAM的读和写信号产生)。
[0034]作为另一种实施例，如图5所示，第一单元31为PMOS管，第二单元32为匪OS管，即该辅助装置包括:一个PMOS管和一个匪OS管，所述PMOS管的源端接电源VCC，栅端接上拉信号PU_N，即第一控制信号，漏端输出第一输出信号;所述NMOS管的源端接地VSS，栅端接下拉信号PD，即第二控制信号，漏端输出第二输出信号，在该实施例中，与图4不同的是，所述第一输出信号与数据总线中较SRAM多出的一个位线对中的位线BL连接，所述第二输出信号与该位线对中的另一位线BLB连接，则位线BL可以通过PMOS管上拉至VCC，位线BLB可以通过NMOS管下拉至VSS。在读SRAM时，位线BL为高电平，位线BLB为低电平，对应的数据总线的位线对上读出确定的“I”，而不是不定态。
[0035]在写SRAM时，若第一控制信号为高电平，第二控制信号为低电平，此时无论位线BLB为高电平，位线BL为低电平(写入“O”)，还是位线BLB为低电平，位线BL为高电平(写入“I”)，对相应的辅助装置进行写操作均能顺利进行，且不会影响到其他电路(此时相当于第一和第二控制信号由SRAM的读信号产生)。若第一控制信号为低电平，第二控制信号为高电平，此时需控制位线BL为高电平，位线BLB为低电平，从而完成对相应的辅助装置进行写“I”操作，且不会影响到其他电路(此时相当于第一和第二控制信号由SRAM的读和写信号产生)。
[0036]本发明中的第一控制信号和第二控制信号可以通过多种方式产生，可以通过硬件产生、软件产生，或软硬结合的方式产生。在一些实施例中，上述辅助装置还包括:接入信号产生单元，用于产生所述第一控制信号和所述第二控制信号。
[0037]优选的，该接入信号产生单元具体用于接入SRAM的读信号，根据所述SRAM的读信号产生所述第一控制信号和所述第二控制信号。以图4和5所示的辅助装置的结构为例，当SRAM的读信号为“O”时，可以直接将该读信号作为上拉信号PU_N，即第一控制信号，通过一个反相器得到下拉信号PD，即第二控制信号，则得到上拉信号PU_N为“O”，下拉信号PD为“I” ；当SRAM的读信号为“I”时，可以直接将该读信号作为下拉信号H)，通过一个反相器得到上拉信号PU_N，则得到上拉信号PU_N为“O”，下拉信号PD为“I”。接入信号产生单元还可用于接入SRAM的写信号。
[0038]SRAM阵列有不同的形状，对应的辅助装置的布置也有不同的形状，一般地，成行成列的布置。假设SRAM的工作系统中接入了 N行Y列的辅助装置，为了确保这其中任意一位被读出时，在数据总线不会产生不定状态，一种实施方式是，这N行Y列的辅助装置都保留；另一种实施方式是，仅需保留一列辅助装置，该列的WL字线信号由Y列的WL信号作或运算产生，确保WL信号选择为〈Y-1: 0>时，均能在对应的数据总线上产生确定的“I”(或“O” )。
[0039]本发明还提供一种SRAM的工作系统，包括SRAM阵列、数据总线，SRAM阵列包括至少一个SRAM，假设SRAM阵列具有N个位线对;数据总线具有M个位线对，M大于N;该SRAM的工作系统还包括M-N个本发明上述提供的SRAM的辅助装置。其中，SRAM阵列的N个位线对与数据总线中的N个位线对一对一连接，数据总线中没有用到的M-N个位线对，与M-N个该辅助装置一对一连接，以一个辅助装置与一个没有用到的位线对连接为例，具体地，该辅助装置的第一单元输出的第一输出信号为高电平，第二单元输出的第二输出信号为低电平，第一输出信号、第二输出信号中的一者与该位线对中的位线BL连接，另一者与该位线对中的位线BLB连接。该SRAM的工作系统如果包括多列辅助装置，作为一种实施例，该多列辅助装置可以复用一列辅助装置，将多列的字线信号作或运算得到该一列辅助装置的WL字线信号。
[0040]本发明设计了一种全新的辅助装置及基于该辅助装置的SRAM的工作系统，该辅助装置与现有DUMMY结构不同，简化了电路结构，且不需要预充电电路和灵敏放大器电路的辅助。进一步地，多列辅助装置可以复用一列，进一步简化SRAM的工作系统的结构。
[0041]以上内容是结合具体的实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
【主权项】
1.一种SRAM的辅助装置，其特征在于，包括: 第一单元，用于根据外部接入的第一控制信号，输出第一输出信号，所述第一输出信号为高电平； 第二单元，用于根据外部接入的第二控制信号，输出第二输出信号，所述第二输出信号为低电平； 所述第一输出信号、第二输出信号中的一者与数据总线中较SRAM多出的一个位线对中的位线BL连接，另一者与所述位线对中的位线BLB连接。2.如权利要求1所述的SRAM的辅助装置，其特征在于， 所述第一单元为PMOS管，所述PMOS管的源端接电源VCC，栅端接所述第一控制信号，漏端输出所述第一输出信号； 所述第二单元为匪OS管，所述匪OS管的源端接地VSS，栅端接所述第二控制信号，漏端输出所述第二输出信号。3.如权利要求1所述的SRAM的辅助装置，其特征在于，还包括: 接入信号产生单元，用于产生所述第一控制信号和所述第二控制信号。4.如权利要求3所述的SRAM的辅助装置，其特征在于，所述接入信号产生单元具体用于接入SRAM的读信号，根据所述SRAM的读信号产生所述第一控制信号和所述第二控制信号。5.一种SRAM的工作系统，其特征在于，包括SRAM阵列、数据总线，SRAM阵列包括至少一个SRAM，SRAM阵列具有N个位线对;所述数据总线具有M个位线对，M大于N;所述SRAM的工作系统还包括M-N个如权利要求1至4任一项所述的SRAM的辅助装置，其中，所述SRAM阵列的N个位线对与数据总线中的N个位线对一对一连接;M-N个所述辅助装置与数据总线中的M-N个位线对一对一连接，其中， 各辅助装置包括: 第一单元，用于根据外部接入的第一控制信号，输出第一输出信号，所述第一输出信号为高电平； 第二单元，用于根据外部接入的第二控制信号，输出第二输出信号，所述第二输出信号为低电平； 所述第一输出信号、第二输出信号中的一者与数据总线中M-N个位线对中的一个位线对中的位线BL连接，另一者与所述位线对中的位线BLB连接。6.如权利要求5所述的SRAM的工作系统，其特征在于，多列所述辅助装置复用一列所述辅助装置，将多列的字线信号作或运算得到所述一列所述辅助装置的字线信号。
【文档编号】H03K19/177GK105845171SQ201610120614
【公开日】2016年8月10日
【申请日】2016年3月3日
【发明人】夏钊, 霍杰
【申请人】深圳市紫光同创电子有限公司