一次可编程存储器单元及存储器单元阵列的制作方法
【专利摘要】一种反熔丝型OTP存储器单元包括：具有第一编程区和第一选择区的第一有源区，所述第一编程区具有第一宽度，所述第一选择区具有大于所述第一宽度的第二宽度；与所述第一有源区间隔开并且具有第二编程区和第二选择区的第二有源区，所述第二编程区具有第三宽度，所述第二选择区具有大于所述第三宽度的第四宽度；与第一编程区域区和第二编程区域区相交的编程栅极；与第一选择区相交的第一选择栅极；与第二选择区域区相交的第二选择栅极。
【专利说明】一次可编程存储器单元及存储器单元阵列
[0001]相关申请的交叉引用
[0002]本申请要求于2014年9月16日提交的申请号为10-2014-0122624的韩国申请的优先权，其全部内容通过引用结合于此。
技术领域
[0003]本公开的各种实施例涉及非易失性存储器件，并且更具体而言涉及反熔丝型一次可编程(OTP，one-time programmable)存储器单元和反恪丝型OTP存储器单元阵列。
【背景技术】
[0004]非易失性存储器件即使在它们的电源被阻断时，也保持它们储存的数据。这样的非易失性存储器件可以包括只读存储器(ROM)器件、OTP存储器件、以及可重写存储器件。一般而言，非易失性存储器件通过利用互补金属氧化物半导体(CMOS)可兼容的工艺来实现。
[0005]OTP存储器件可以分类为熔丝型OTP存储器件或反熔丝型OTP存储器件。包括在熔丝型OTP存储器件中的每一个存储器单元在它被编程之前可以提供短路，而在它被编程之后可以提供开路。相比之下，包括在反熔丝型OTP存储器件中的每一个存储器单元在它被编程之前可以提供开路，而在它被编程之后可以提供短路。在考虑到MOS晶体管的特性时，CMOS工艺可以适合于反熔丝型OTP存储器件的制造。
【发明内容】
[0006]各种实施例针对于反熔丝型OTP存储器单元以及反熔丝型OTP存储器单元阵列。
[0007]根据一个实施例，一种反熔丝型OTP存储器单元包括:具有第一编程区和第一选择区的第一有源区，所述第一编程区具有第一宽度，所述第一选择区具有大于所述第一宽度的第二宽度；与所述第一有源区间隔开并且具有第二编程区和第二选择区的第二有源区，所述第二编程区具有第三宽度，所述第二选择区具有大于所述第三宽度的第四宽度；与第一编程区域区和第二编程区域区相交的编程栅极；与第一选择区相交的第一选择栅极；与第二选择区域区相交的第二选择栅极。
[0008]根据另一实施例，一种反熔丝型OTP存储器单元包括:具有第一沟道宽度的第一反熔丝晶体管；第一选择晶体管，其与第一反熔丝晶体管共享第一有源区并且具有大于所述第一沟道宽度的第二沟道宽度；第二反熔丝晶体管，其与所述第一反熔丝晶体管共享编程栅极并且具有第三沟道宽度；以及第二选择晶体管，其与所述第二反熔丝晶体管共享第二有源区并且具有大于所述第三沟道宽度的第四沟道宽度。
[0009]根据一实施例，一种反熔丝型OTP存储器单元包括:第一反熔丝晶体管；第二反熔丝晶体管，其与所述第一反熔丝晶体管共享编程线；第一选择晶体管，其串联连接至所述第一反熔丝晶体管并且连接至第一字线和第一位线；以及第二选择晶体管，其串联连接至所述第二反熔丝晶体管并且连接至第二字线和第二位线。
[0010]根据一实施例，一种反熔丝型OTP存储器单元阵列包括:在一个方向上延伸的多个编程线；多个字线，其包括分别被设置在所述编程线中的每一个的两侧的第一字线和第二字线，所述字线与所述编程线平行；多个与所述字线相交的位线；以及多个分别位于编程线与位线的交叉点的反熔丝型OTP存储器单元，其中反熔丝型OTP存储器单元中的每一个包括第一反熔丝晶体管、与所述第一反熔丝晶体管共享编程线中的任一个的第二反熔丝晶体管、第一选择晶体管以及第二选择晶体管，所述第一选择晶体管串联连接至第一反熔丝晶体管并且连接至所述第一字线中的任一个，所述第二选择晶体管串联连接至所述第二反熔丝晶体管并且连接至所述第二字线中的任一个，其中所述第一选择晶体管与所述第二选择晶体管共享所述位线中的任一个。
[0011]根据一实施例，一种反熔丝型OTP存储器单元阵列包括:分别被设置在多个列中的多个平行的编程线；多个字线，其包括分别被设置在所述编程线中的每一个的两侧的第一字线和第二字线；多个位线，其分别被设置在多个行中以与所述编程线和所述字线相交；多个反熔丝晶体管，其被设置在每个列中以包括第一反熔丝晶体管和第二反熔丝晶体管并且连接至所述编程线中的任一个，所述第一反熔丝晶体管分别被设置在所述位线的第一侧并且所述第二反熔丝晶体管分别被设置在所述位线的第二侧；以及多个选择晶体管，其被设置在每个列中以包括分别串联连接至所述第一反熔丝晶体管的第一选择晶体管以及分别串联连接至所述第二反熔丝晶体管的第二选择晶体管，在每个列中的第一选择晶体管连接至所述第一字线中的任一个，并且在每个列中的第二选择晶体管连接至所述第二字线中的任一个，其中在每个行中的第一选择晶体管和第二选择晶体管共同连接至所述位线中的任一个。
【附图说明】
[0012]鉴于附图和所附详细描述，本公开的各种实施例将变得更明显，其中:
[0013]图1是图示根据一实施例的反熔丝型OTP存储器单元的平面图；
[0014]图2是用于解释在图1中所示的第一有源区和第二有源区的大小的布局图；
[0015]图3是沿着图1的线1-1 ’截取的横截面图；
[0016]图4是沿着图1的线I1-1I ’截取的横截面图；
[0017]图5是沿着图1的线II1-1II ’截取的横截面图；
[0018]图6是沿着图1的线IV -1V ’截取的横截面图；
[0019]图7是图1中所示的反熔丝型OTP存储器单元的等效电路图；
[0020]图8和图9是图示图7中所示的反熔丝型OTP存储器单元的编程操作的电路图；
[0021]图10是图1中所示的反熔丝型OTP存储器单元的另一等效电路图；
[0022]图11和图12是图示图10中所示的反熔丝型OTP存储器单元的编程操作的电路图；
[0023]图13是图1中所示的反熔丝型OTP存储器单元的又一等效电路图；
[0024]图14是图示图13中所示的反熔丝型OTP存储器单元的编程操作的电路图；
[0025]图15是图示根据一实施例的反熔丝型OTP存储器单元阵列的等效电路图；
[0026]图16是图示图15中所示的反熔丝型OTP存储器单元阵列的编程操作的电路图；
[0027]图17是图示图15中所示的反熔丝型OTP存储器单元阵列的读取操作的电路图；
[0028]图18是图示根据另一实施例的反熔丝型OTP存储器单元阵列的等效电路图；
[0029]图19是图示图18中所示的反熔丝型OTP存储器单元阵列的编程操作的电路图；
[0030]图20是图示图18中所示的反熔丝型OTP存储器单元阵列的读取操作的电路图；以及
[0031]图21是图示在根据实施例的反熔丝型OTP存储器单元阵列中采用的选择晶体管的电流相对字线偏置特性的图。
【具体实施方式】
[0032]反熔丝元件可以被形成为初始具有绝缘状态(S卩，电开路状态)，并且如果等于或大于临界电压的电压被施加至反熔丝元件，则反熔丝元件可以被编程为具有导电状态(即，电短路状态)。因此，在反熔丝型OTP存储器单元中可以采用可编程反熔丝元件。一般而言，反熔丝型OTP存储器单元可以包括反熔丝晶体管以及选择晶体管。反熔丝型OTP存储器单元只可以被编程一次。因而，把反熔丝型OTP存储器单元设计成包括冗余方案或许是必要的。也就是说，反熔丝型OTP存储器单元可以包括一对反熔丝晶体管以及一对选择晶体管。在这样的情形中，用于驱动反熔丝型OTP存储器单元的译码器数目可能增加。施加至反熔丝晶体管的栅极(即，反熔丝存储器栅极或编程栅极)的电压可以高于施加至选择晶体管的栅极(即，选择栅极)的电压。因此，译码器连接至反熔丝晶体管所在的平面面积可能大于译码器连接至选择晶体管所占用的平面面积。本公开的各种实施例可以提供紧凑的反熔丝型OTP存储器单元，其能够通过使连接至反熔丝晶体管的译码器数目最小化来缩减反熔丝型OTP存储器件的面积。此外，根据以下实施例，在编程操作期间流过选择晶体管的沟道区的电流量可以增加，以改善编程效率。
[0033]应当理解，尽管本文使用术语第一、第二、第三等等来描述各种元件，但是这些元件不应当受限于这些术语。这些术语只是用来把一个元件与另一元件区分开。因此，在不偏离本公开的教导的情况下，在一些实施例中的第一元件在其它实施例中可以被称为第二元件。
[0034]还将理解，当一元件被称为位于另一元件“上”、“之上”、“上面”、“下”、“之下”或是“下面”时，它可以直接接触另一元件或者在它们之间可以存在至少一个中间元件。因此，诸如本文所使用的“上”、“之上”、“上面”、“下”、“之下”、“下面”等之类的术语只是为了描述特定实施例的目的，并不意图限制本公开的范围。
[0035]在附图中，构件的厚度及长度为了图示的便利性而被夸大。在以下说明中，已知的相关功能及构造的详细解释可能会被省略，以避免不必要地模糊本主题。再者，“连接/耦接”表示一个构件直接耦接至另一构件或是通过另一构件间接耦接。在此说明书中，只要在句子中未特别提及，单数形式可以包括复数形式。再者，用在说明书中的“包括/包含”是表示存在或添加一个或多个构件、步骤、操作及元件。
[0036]图1是图示根据一实施例的反熔丝型OTP存储器单元100的平面图，并且图2是用于解释图1中所示的第一有源区以及第二有源区的大小的布局图。参照图1和图2，反熔丝型OTP存储器单元100可以包括第一有源区110和第二有源区210，它们被排列在第二方向上以彼此面对并且与彼此间隔开。尽管未显示在图1和图2中，第一有源区110和第二有源区210可以由隔尚层限走。
[0037]第一有源区110可以包括第一编程区IlOP以及第一选择区110S。第一编程区IlOP可以被设置成在与第二方向相反的方向(S卩，在图1和图2中的向下的方向)上从第一选择区IlOS的端部突出。第二有源区210可以包括第二编程区210P以及第二选择区210S。第二编程区210P可以被设置成在第二方向(S卩，在图1及2中的向上的方向)上从第二选择区IlOS的端部突出。第一编程区IlOP可以在垂直于第二方向的第一方向(即，在图1及2中的水平方向)上具有第一宽度W11，并且第一选择区IlOS可以在第一方向上具有大于第一宽度Wll的第二宽度W12。第二编程区210P可以在第一方向上具有第三宽度W21，并且第二选择区210S可以在第一方向上具有大于第三宽度W21的第四宽度W22。例如，第一编程区IlOP的第一宽度Wll可以基本等于第二编程区210P的第三宽度W21。此夕卜，第一选择区IlOS的第二宽度W12可以基本等于第二选择区210S的第四宽度W22。如上所描述的，第一至第四宽度Wl 1、W12、W21及W22可以对应于编程区I1P及21P以及选择区IlOS及210S在第一方向上的宽度。因此，此后所用的术语“宽度”也可以意味着在第一方向上的尺寸。第一有源区110和第二有源区210相对于位于第一有源区110与第二有源区210之间的点可以是对称的。
[0038]编程栅极(或反熔丝存储器栅极)320可以被设置成与第一有源区110的第一编程区IlOP和第二有源区210的第二编程区210P相交。编程栅极320可以在第一方向上延伸以与第一编程区IlOP和第二编程区210P相交。编程栅极320也可以被设置于在第一方向上延伸的第一选择栅极120与第二选择栅极220之间。第一选择栅极120可以在第一方向上延伸以与第一有源区110的第一选择区IlOS相交。第一选择栅极120可以沿着第二方向与编程栅极320间隔开。第一选择栅极120可以包括诸如掺杂多晶硅层之类的导电层。第一栅极绝缘层(未显示)可以被设置在第一选择栅极120与第一选择区IlOS之间。第二选择栅极220可以在第一方向上延伸以与第二有源区210的第二选择区210S相交。第二选择栅极220可以沿着所述第二方向与编程栅极320间隔开。第二选择栅极220可以包括诸如掺杂多晶硅层之类的导电层。第二栅极绝缘层(未显示)可以被设置在第二选择栅极220与第二选择区210S之间。在本实施例中，第二方向可以对应于载流子漂移通过在第一选择栅极120和第二选择栅极220以及编程栅极320之下的沟道区所沿着的方向，而第一方向可以垂直于第二方向。甚至在其它实施例中，在整个说明书中，术语“第二方向”以及“第一方向”可以对应于载流子漂移通过栅极之下的沟道区所沿着的方向，以及术语“第一方向”可以垂直于第二方向。
[0039]第一编程区IlOP的与编程栅极320重叠的部分可以对应于第一沟道区41IC并且可以具有第一宽度Wl I。第二编程区210P的与编程栅极320重叠的部分可以对应于第二沟道区421C并且可以具有第三宽度W21。第一选择区IlOS的与第一选择栅极120重叠的部分可以对应于第三沟道区412C并且可以具有第二宽度W12。第二选择区210S的与第二选择栅极220重叠的部分可以对应于第四沟道区422C并且可以具有第四宽度W22。
[0040]第一选择栅极120可以通过第一接触件124电连接至第一字线(未显示)，并且第二选择栅极220可以通过第二接触件224电连接至第二字线(未显示)。编程栅极320可以通过第三接触件324电连接至编程线(未显示)。与第一选择栅极120的与第一编程区IlOP相对的一侧相邻的第一选择区IlOS可以通过第四接触件134电连接至第一位线(未显示)。与第二选择栅极220的与第二编程区210P相对的一侧相邻的第二选择区210S可以通过第五接触件234电连接至第二位线(未显示)。尽管未显示在图1和图2中，第一杂质扩散区可以被设置在与第一选择栅极120的一侧相邻的第一选择区IlOS中以接触第四接触件134，并且第三杂质扩散区可以被设置在与第二选择栅极220的一侧相邻的第二选择区210S中以接触第五接触件234。此外，第二杂质扩散区可以被设置在第一选择栅极120与编程栅极320之间的第一有源区110中，并且第四杂质扩散区可以被设置在第二选择栅极220与编程栅极320之间的第二有源区210中。
[0041]图3是沿着图1的线1-1 ’截取的横截面图。参照图3，第一有源区110和第二有源区210可以沿着第一方向排列在衬底102中，以便彼此间隔开。第一有源区110和第二有源区210可以由隔离层104限定。例如，隔离层104可以是沟槽隔离层或场绝缘层。反熔丝绝缘层322和编程栅极320可以顺序地层叠在衬底102上。反熔丝绝缘层322可以包括与第一有源区110中的第一编程区IlOP的一部分重叠的第一反熔丝绝缘层322a以及与在第二有源区110中的第二编程区210P的一部分重叠的第二反熔丝绝缘层322b。编程栅极320可以通过第二接触件324连接至编程线PL。例如，反熔丝绝缘层322可以包括硅氧化物层，并且编程栅极320可以包括掺杂多晶硅层。第一编程区IlOP的与编程栅极320重叠的上部区可以对应于第一沟道区411C。第二编程区210P的与编程栅极320重叠的上部区可以对应于第二沟道区421C。与编程栅极320重叠的第一编程区IlOP可以在与编程栅极320平行的第一方向上具有第一宽度Wll。与编程栅极320重叠的第二编程区210P可以在与编程栅极320平行的第一方向上具有第三宽度W21。例如，第一宽度Wll可以基本等于第三宽度W21。
[0042]图4是沿着图1的线I1-1I’截取的横截面图。参照图4，第一栅极绝缘层122和第一选择栅极120可以顺序地层叠在衬底102上。如参考图1所述的，第一栅极绝缘层122和第一选择栅极120可以与第一有源区110的第一选择区IlOS的一部分重叠。第一选择区IlOS的与第一选择栅极120重叠的上部区可以对应于第三沟道区412C。第一选择栅极120可以通过第一接触件124电连接至第一字线WL1。例如，第一栅极绝缘层122可以包括硅氧化物层，并且第一选择栅极120可以包括掺杂多晶硅层。与第一选择栅极120重叠的第三沟道区412C可以在与第一选择栅极120平行的第一方向上具有第二宽度W12。在第一方向上沿着第二选择栅极220截取的横截面图可以具有与图4的横截面图基本相同的结构。
[0043]图5是沿着图1的线II1-1II’截取的横截面图。参照图5，第一栅极绝缘层122和第一选择栅极120可以顺序地层叠在包括于衬底102中所限定的第一有源区110中的第一选择区IlOS的一部分上。第一选择栅极120可以电连接至第一字线WLl。第一反熔丝绝缘层322a和编程栅极320可以顺序地层叠在限定于衬底102中的第一选择区IlOS的另一部分上。编程栅极320可以电连接至编程线PL。第一栅极绝缘层122和第一反熔丝绝缘层322a可以沿着第二方向与彼此间隔开，并且第一选择栅极120和编程栅极320也可以沿着第二方向与彼此间隔开。第二栅极绝缘层222和第二选择栅极220可以顺序地层叠在包括于在衬底102中限定的第二有源区210中的第二选择区210S的一部分上。第二选择栅极220可以电连接至第二字线WL2。
[0044]第一杂质扩散区132可以被设置在第一选择区IlOS的上部区中，该上部区与第一选择栅极120的与编程栅极320相对的一侧相邻。第一杂质扩散区132的端部可以与第一选择栅极120的端部重叠。第二杂质扩散区136可以被设置在第一选择区IlOS的在第一选择栅极120与编程栅极320之间的上部区中。第二杂质扩散区136的两个相对端部可以分别与第一选择栅极120的端部和编程栅极320的端部重叠。第三杂质扩散区232可以被设置在第二选择区210S的上部区中，该上部区与第二选择栅极220的与编程栅极320相对的一侧相邻。第四杂质扩散区236可以被设置在第二选择区210S的上部区中，该上部区与第二选择栅极220的与第三杂质扩散区232相对的另一侧相邻。第三杂质扩散区232的端部可以与第二选择栅极220的一个端部重叠，并且第四杂质扩散区236的端部可以与第二选择栅极220的另一端部重叠。例如，如果衬底102是P型的(其具有P型杂质)，则第一杂质扩散区132、第二杂质扩散区136、第三杂质扩散区232及第四杂质扩散区236可以是N型的(其具有N型杂质)。尽管未显示在附图中，第一杂质扩散区132、第二杂质扩散区136、第三杂质扩散区232及第四杂质扩散区236中的每一个可以具有轻掺杂漏极(LDD，lightly doped drain)结构。第一杂质扩散区132可以通过第四接触件134电连接至第一位线BLl，并且第三杂质扩散区232可以通过第五接触件234电连接至第二位线BL2。
[0045]第一栅极绝缘层122、第一选择栅极120、第一杂质扩散区132以及第二杂质扩散区136可以构成具有MOS结构的第一选择晶体管421。在此情形中，第一杂质扩散区132和第二杂质扩散区136可以分别当作第一选择晶体管421的漏极区和源极区。第一选择区IlOS的在第一杂质扩散区132与第二杂质扩散区136之间的上部区可以对应于第三沟道区412C。第三沟道区412C可以具有与第一杂质扩散区132和第二杂质扩散区136之间的距离相对应的沟道长度。如参考图2描述的，第三沟道区412C可以具有第二宽度W12。
[0046]第一反熔丝绝缘层322a、编程栅极320以及第二杂质扩散区136可以构成具有半MOS结构的第一反熔丝晶体管411。第一选择区IlOS的与编程栅极320重叠的上部区可以对应于第一沟道区411C，第一沟道区411C当作第一反熔丝晶体管411的沟道区。如上所述，第一反熔丝晶体管411可以具有包括一个杂质扩散区的半MOS结构。因此，可以执行第一反熔丝晶体管411的编程操作和读取操作，而与第一沟道区411C无关。如参考图2描述的，第一沟道区411C可以具有第一宽度W11。第三沟道区412C的第二宽度W12可以是第一沟道区41IC的第一宽度Wll的两倍或更多倍。
[0047]图6是沿着图1的线IV-1V’截取的横截面图。参照图6，第一栅极绝缘层122和第一选择栅极120可以顺序地层叠在限定于衬底102中的第一选择区IlOS的一部分上。第一选择栅极120可以电连接至第一字线WLl。第二反熔丝绝缘层322b和编程栅极320可以顺序地层叠在限定于衬底102中的第二选择区210S的一部分上。编程栅极320可以电连接至编程线PL。第二栅极绝缘层222和第二选择栅极220可以顺序地层叠在限定于衬底102中的第二选择区210S的另一部分上。第二选择栅极220可以电连接至第二字线WL2。第二栅极绝缘层222和第二反熔丝绝缘层322b可以沿着第二方向彼此间隔开，并且第二选择栅极220和编程栅极320也可以沿着第二方向彼此间隔开。
[0048]第一杂质扩散区132可以被设置在第一选择区IlOS的上部区中，该上部区与第一选择栅极120的与编程栅极320相对的一侧相邻。第二杂质扩散区136可以被设置在第一选择区IlOS的上部区中，该上部区与第一选择栅极120的与第一杂质扩散区132相对的另一侧相邻。第一杂质扩散区132的端部可以与第一选择栅极120的端部重叠，并且第二杂质扩散区136的端部可以与第一选择栅极120的另一端部重叠。第三杂质扩散区232可以被设置在第二选择区210S的上部区中，该上部区与第二选择栅极220的与编程栅极320相对的一侧相邻。第三杂质扩散区232的端部可以与第二选择栅极220的端部重叠。第四杂质扩散区236可以被设置在第二选择区210S的在第二选择栅极220与编程栅极320之间的上部区中。第四杂质扩散区236的两个相对端部可以分别与第二选择栅极220的端部和编程栅极320的端部重叠。例如，如果衬底102是P型的，则第一杂质扩散区132、第二杂质扩散区136、第三杂质扩散区232及第四杂质扩散区236可以是N型的。尽管未在附图中示出，但是第一杂质扩散区132、第二杂质扩散区136、第三杂质扩散区232及第四杂质扩散区236中的每一个可以具有轻掺杂漏极(LDD)结构。第一杂质扩散区132可以通过第四接触件134电连接至第一位线BLl，并且第三杂质扩散区232可以通过第五接触件234电连接至第二位线BL2。
[0049]第二栅极绝缘层222、第二选择栅极220、第三杂质扩散区232以及第四杂质扩散区236可以构成具有MOS结构的第二选择晶体管422。在此情况中，第三杂质扩散区232和第四杂质扩散区236可以分别当作第二选择晶体管422的漏极区和源极区。第二选择区210S的在第三杂质扩散区232和第四杂质扩散区236之间的上部区可以对应于第四沟道区422C。第四沟道区422C可以具有与第三杂质扩散区232和第四杂质扩散区236之间的距离相对应的沟道长度。如参考图2描述的，第四沟道区422C可以具有第四宽度W22。例如，第四沟道区422C的第四宽度W22可以基本等于第三沟道区412C的第二宽度W12。
[0050]第二反熔丝绝缘层322b、编程栅极320以及第四杂质扩散区236可以构成具有半MOS结构的第二反熔丝晶体管412。第二选择区210S的与编程栅极320重叠的上部区可以对应于第二沟道区421C，第二沟道区421C当作第二反熔丝晶体管412的沟道区。如上所述，第二反熔丝晶体管412可以具有包括一个杂质扩散区的半MOS结构。因此，可以执行第二反熔丝晶体管412的编程操作和读取操作，而与第二沟道区421C无关。如参考图2描述的，第二沟道区421C可以具有第三宽度W21。例如，第二沟道区421C的第三宽度W21可以基本等于第一沟道区41IC的第一宽度WlI。第四沟道区422C的第四宽度W22可以大于第二沟道区421C的第三宽度W21。例如，第四沟道区422C的第四宽度W22可以是第二沟道区42IC的第三宽度W21的两倍或更多倍。
[0051]图7是图1中所示的反熔丝型OTP存储器单元的等效电路图。参照图7，第一反熔丝晶体管411可以与第二反熔丝晶体管412共享编程栅极(图1至6的320)。因此，第一反熔丝晶体管411也可以与第二反熔丝晶体管412共享连接至编程栅极320的编程线PL。第一选择晶体管421和第一反熔丝晶体管411可以串联连接。也即是说，如参考图5描述的，第一选择晶体管421可以与第一反熔丝晶体管411共享第二杂质扩散区136。如参考图5描述的，第一反熔丝晶体管411可以具有半MOS结构。因此，如果第二杂质扩散区136对应于第一反熔丝晶体管411的漏极区，则第一反熔丝晶体管411的源极区可以浮置。当作第一选择晶体管421的栅极的第一选择栅极(图1至6的120)可以电连接至第一字线WL1，并且当作第一选择晶体管421的漏极区的第一杂质扩散区(图1至6的132)可以电连接至第一位线BL1。第二选择晶体管422和第二反熔丝晶体管412可以串联连接。也就是说，如参考图6描述的，第二选择晶体管422可以与第二反熔丝晶体管412共享第四杂质扩散区236。如参考图6描述的，第二反熔丝晶体管412可以具有半MOS结构。因此，如果第四杂质扩散区236对应于第二反熔丝晶体管412的漏极区，则第二反熔丝晶体管412的源极区可以浮置。当作第二选择晶体管422的栅极的第二选择栅极(图1至6的220)可以电连接至第二字线WL2，并且当作第二选择晶体管422的漏极区的第三杂质扩散区(图1至6的232)可以电连接至第二位线BL2。
[0052]如参考图1至6描述的，第一选择晶体管421的第三沟道区412C的第二宽度W12可以大于第一反熔丝晶体管411的第一沟道区411C的第一宽度W11。此外，第二选择晶体管422的第四沟道区422C的第四宽度W22可以大于第二反熔丝晶体管412的第二沟道区421C的第三宽度W21。例如，第一选择晶体管421的第三沟道区412C的第二宽度W12可以基本等于第二选择晶体管422的第四沟道区422C的第四宽度W22。再者，第一反熔丝晶体管411的第一沟道区41IC的第一宽度Wll可以基本等于第二反熔丝晶体管412的第二沟道区421C的第三宽度W21。
[0053]图8和图9是图示图7中所示的反熔丝型OTP存储器单元的编程操作的电路图。参照图5、图7及图8，正编程电压+Vpp可以施加至编程线PL以编程第一反熔丝晶体管411。例如，正编程电压+Vpp可以被设定为大约6伏特。再者，正选择电压+Vsel可以施加到连接至第一选择晶体管421的第一选择栅极120的第一字线WL1，第一选择晶体管421连接至第一反熔丝晶体管411。正选择电压+Vsel可以被设定成具有能够导通第一选择晶体管421的电压电平。例如，正选择电压+Vsel可以被设定为大约3伏特。相比之下，接地电压可以施加到连接至第二选择晶体管422的第二选择栅极220的第二字线WL2，以关断第二选择晶体管422。此外，接地电压也可以施加到连接至第一选择晶体管421的第一位线BL1，并且正位线电压+Vbl可以施加到连接至第二选择晶体管422的第二位线BL2。正位线电压+Vbl可以被设定为适当的电压电平，使得正位线电压+Vbl与正编程电压+Vpp之间的电压差防止第二反熔丝晶体管412的第二反熔丝绝缘层322b破裂。例如，如果正编程电压+Vpp具有约6伏特的电压电平，则正位线电压+Vbl可以被设定成具有约3伏特的电压电平。可替代地，如果第二选择晶体管422被关断，则第二位线BL2可以接地。
[0054]在上面偏置条件下，第一选择晶体管421可以被导通，并且第二选择晶体管422可以被关断。如果第一选择晶体管421被导通，则通过施加至编程线PL的正编程电压+Vpp与施加至第一位线BLl的接地电压之间的电压差可以使第一反熔丝绝缘层322a破裂。在这样的情形中，导电长丝可以形成在第一反熔丝绝缘层322a中，以容许编程电流从编程栅极(图5的320)通过第一反熔丝晶体管411的破裂的第一反熔丝绝缘层322a流到第二杂质扩散区(图5的136)中。也就是说，第一反熔丝晶体管411可以被编程为使编程线PL电连接至第二杂质扩散区136。在第一反熔丝晶体管411的编程操作期间，第一选择晶体管421可以供应充分的电流至第二杂质扩散区136和第一反熔丝绝缘层322a，这是因为对应于第一选择晶体管421的沟道宽度的第二宽度W12大于对应于第一反熔丝晶体管411的沟道宽度的第一宽度W11。结果，相较于包括具有相同沟道宽度的第一选择晶体管和第一反熔丝晶体管的反熔丝型OTP存储器单元，在图7中所图示的反熔丝型OTP存储器单元的编程效率可以得到改善。当第一反熔丝晶体管411被编程时，第二反熔丝晶体管412不被编程，这是因为第二选择晶体管422被关断了。然而，即使第二选择晶体管422由于故障等原因被导通了，第二反熔丝晶体管412也不会被编程，这是因为施加至编程线PL的正编程电压+Vpp与施加至第二位线BL2的正位线电压+Vbl之间的电压差低于能够使第二反熔丝晶体管412的第二反熔丝绝缘层322b破裂的临界电压。
[0055]参照图6、图7及图9，正编程电压+Vpp可以施加至编程线PL以编程第二反熔丝晶体管412。例如，正编程电压+Vpp可以被设定为大约6伏特。再者，正选择电压+Vsel可以施加到连接至第二选择晶体管422的第二选择栅极220的第二字线WL2，第二选择晶体管422连接至第二反熔丝晶体管412。正选择电压+Vsel可以被设定成具有能够导通第二选择晶体管422的电压电平。例如，正选择电压+Vsel可以被设定为大约3伏特。相比之下，接地电压可以施加到连接至第一选择晶体管421的第一选择栅极120的第一字线WL1，以关断第一选择晶体管421。此外，接地电压也可以施加到连接至第二选择晶体管422的第二位线BL2，并且正位线电压+Vbl可以施加到连接至第一选择晶体管421的第一位线BL1。正位线电压+Vbl可以被设定为适当的电压电平，使得正位线电压+Vbl与正编程电压+Vpp之间的电压差防止第一反熔丝晶体管411的第一反熔丝绝缘层322a破裂。例如，如果正编程电压+Vpp具有约6伏特的电压电平，则正位线电压+Vbl可以具有约3伏特的电压电平。可替代地，如果第一选择晶体管421被关断，则第一位线BLl可以接地。
[0056]在上面偏置条件下，第二选择晶体管422可以被导通，并且第一选择晶体管421可以被关断。如果第二选择晶体管422被导通，则施加至编程线PL的正编程电压+Vpp与施加至第二位线BL2的接地电压之间的电压差可以使第二反熔丝绝缘层322b破裂。在这样的情形中，导电长丝可以形成在第二反熔丝绝缘层322b中，以容许编程电流从编程栅极(图6的320)通过第二反熔丝晶体管412的破裂的第二反熔丝绝缘层322b流到第四杂质扩散区(图6的236)中。也就是说，第二反熔丝晶体管412可以被编程为使编程线PL电连接至第四杂质扩散区236。在第二反熔丝晶体管412的编程操作期间，第二选择晶体管422可以供应充分的电流至第四杂质扩散区236和第二反熔丝绝缘层322b，这是因为对应于第二选择晶体管422的沟道宽度的第四宽度W22大于对应于第二反熔丝晶体管412的沟道宽度的第三宽度W21。结果，相较于包括具有相同沟道宽度的第二选择晶体管和第二反熔丝晶体管的反熔丝型OTP存储器单元，图7中所图示的反熔丝型OTP存储器单元的编程效率可以得到改善。在第二反熔丝晶体管412被编程时，第一反熔丝晶体管411不被编程，这是因为第一选择晶体管421被关断了。然而，即使第一选择晶体管421由于故障的原因被导通，第一反熔丝晶体管411也不会被编程，这是因为施加至编程线PL的正编程电压+Vpp与施加至第一位线BLl的正位线电压+Vbl之间的电压差低于能够使第一反熔丝晶体管411的第一反熔丝绝缘层322a破裂的临界电压。
[0057]图10是图1中所示的反熔丝型OTP存储器单元的另一等效电路图。参照图10，根据本实施例的反熔丝型OTP存储器单元的等效电路图可以类似于图7中所图示的反熔丝型OTP存储器单元的等效电路图。因此，在本实施例中将省略或简短提及与参考图7描述的配置相同的配置的描述，以避免重复解释。根据本实施例，第一选择晶体管421可以与第二选择晶体管422共享单个位线BL。在本实施例中，第一反熔丝晶体管411和第二反熔丝晶体管412中的任一个可以根据施加至第一字线WLl和第二字线WL2的偏置电压的组合来选择。
[0058]图11及12是图示图10中所示的反熔丝型OTP存储器单元的编程操作的电路图。参照图5、图10及图11，正编程电压+Vpp可以施加至编程线PL以编程第一反熔丝晶体管411。例如，正编程电压+Vpp可以被设定为大约6伏特。再者，正选择电压+Vsel可以施加到连接至第一选择晶体管421的第一选择栅极120的第一字线WLl，第一选择晶体管421连接至第一反熔丝晶体管411。正选择电压+Vsel可以被设定成具有能够导通第一选择晶体管421的电压电平。例如，正选择电压+Vsel可以被设定为大约3伏特。相比之下，接地电压可以施加到连接至第二选择晶体管422的第二选择栅极220的第二字线WL2，以关断第二选择晶体管422。此外，接地电压也可以施加到共同连接至第一选择晶体管421和第二选择晶体管422的位线BL。
[0059]在上面偏置条件下，第一选择晶体管421可以被导通，并且第二选择晶体管422可以被关断。如果第一选择晶体管421被导通，则施加至编程线PL的正编程电压+Vpp与施加至位线BL的接地电压之间的电压差可以使第一反熔丝绝缘层322a破裂。在这样的情形中，导电长丝可以形成在第一反熔丝绝缘层322a中，以容许编程电流从编程栅极(图5的320)通过第一反熔丝晶体管411的破裂的第一反熔丝绝缘层322a流到第二杂质扩散区(图5的136)中。也就是说，第一反熔丝晶体管411可以被编程为使编程线PL电连接至第二杂质扩散区136。在第一反熔丝晶体管411的编程操作期间，第一选择晶体管421可以供应充分的电流至第二杂质扩散区136和第一反熔丝绝缘层322a，这是因为对应于第一选择晶体管421的沟道宽度的第二宽度W12大于对应于第一反熔丝晶体管411的沟道宽度的第一宽度W11。结果，相较于包括具有相同沟道宽度的第一选择晶体管和第一反熔丝晶体管的反熔丝型OTP存储器单元，图10中图示的反熔丝型OTP存储器单元的编程效率可以得到改善。在第一反熔丝晶体管411被编程时，第二反熔丝晶体管412不被编程，这是因为第二选择晶体管422被关断了。
[0060]参照图6、10及12，正编程电压+Vpp可以施加至编程线PL，以编程第二反熔丝晶体管412。例如，正编程电压+Vpp可以被设定为大约6伏特。再者，正选择电压+Vsel可以施加到连接至第二选择晶体管422的第二选择栅极220的第二字线WL2，第二选择晶体管422连接至第二反熔丝晶体管412。正选择电压+Vsel可以被设定成具有能够导通第二选择晶体管422的电压电平。例如，正选择电压+Vsel可以被设定为大约3伏特。相比之下，接地电压可以施加到连接至第一选择晶体管421的第一选择栅极120的第一字线WL1，以关断第一选择晶体管421。此外，接地电压也可以施加到共同连接至第一选择晶体管421和第二选择晶体管422的位线BL。
[0061]在上面偏置条件下，第二选择晶体管422可以被导通，并且第一选择晶体管421可以被关断。如果第二选择晶体管422被导通，则施加至编程线PL的正编程电压+Vpp与施加至位线BL的接地电压之间的电压差可以使第二反熔丝绝缘层322b破裂。在这样的情形中，导电长丝可以形成在第二反熔丝绝缘层322b中，以容许编程电流从编程栅极(图6的320)通过第二反熔丝晶体管412的破裂的第二反熔丝绝缘层322b流到第四杂质扩散区(图6的236)中。也就是说，第二反熔丝晶体管412可以被编程为使编程线PL电连接至第四杂质扩散区236。在第二反熔丝晶体管412的编程操作期间，第二选择晶体管422可以供应充分的电流至第四杂质扩散区236和第二反熔丝绝缘层322b，这是因为对应于第二选择晶体管422的沟道宽度的第四宽度W22大于对应于第二反熔丝晶体管412的沟道宽度的第三宽度W21。结果，相较于包括具有相同沟道宽度的第二选择晶体管和第二反熔丝晶体管的反熔丝型OTP存储器单元，图10中所图示的反熔丝型OTP存储器单元的编程效率可以得到改善。在第二反熔丝晶体管412被编程时，第一反熔丝晶体管411不被编程，这是因为第一选择晶体管421被关断了。
[0062]图13是图1中所示的反熔丝型OTP存储器单元的又一等效电路图。参照图13，根据本实施例的反熔丝型OTP存储器单元的等效电路图可以类似于图7中图示的反熔丝型OTP存储器单元的等效电路图。因此，将省略或简短提及参考图7所描述的配置的进一步说明，以避免重复解释。根据本实施例，第一选择晶体管421可以与第二选择晶体管422共享单个字线WL和单个位线BL。在本实施例中，可以同时对第一反熔丝晶体管411和第二反熔丝晶体管412进行编程。再者，可以同时读出第一反熔丝晶体管411和第二反熔丝晶体管412的数据。也就是说，第一反熔丝晶体管411和第二反熔丝晶体管412中的一个可以当作冗余单元。
[0063]图14是图示图13中所示的反熔丝型OTP存储器单元的编程操作的电路图。参照图5、图6、图13及图14，正编程电压+Vpp可以施加至编程线PL以编程第一反熔丝晶体管411。例如，正编程电压+Vpp可以被设定为大约6伏特。再者，正选择电压+Vsel可以施加到连接至第一选择晶体管421的第一选择栅极120的字线WL，并且接地电压可以施加到连接至第一选择晶体管421的位线BL。正选择电压+Vsel可以被设定成具有能够导通第一选择晶体管421的电压电平。例如，正选择电压+Vsel可以被设定为大约3伏特。
[0064]在上面偏置条件下，第一选择晶体管421可以被导通。如果第一选择晶体管421被导通，则施加至编程线PL的正编程电压+Vpp与施加至位线BL的接地电压之间的电压差可以使第一反熔丝绝缘层322a破裂。在此情形中，导电长丝可以形成在第一反熔丝绝缘层322a中，以容许编程电流从编程栅极(图5的320)通过第一反熔丝晶体管411的破裂的第一反熔丝绝缘层322a流到第二杂质扩散区(图5的136)中。也就是说，第一反熔丝晶体管411可以被编程为使编程线PL电连接至第二杂质扩散区136。在第一反熔丝晶体管411的编程操作期间，第一选择晶体管421可以供应充分的电流至第二杂质扩散区136和第一反熔丝绝缘层322a，这是因为对应于第一选择晶体管421的沟道宽度的第二宽度W12大于对应于第一反熔丝晶体管411的沟道宽度的第一宽度W11。结果，相较于包括具有相同沟道宽度的第一选择晶体管和第一反熔丝晶体管的反熔丝型OTP存储器单元，图13中图示的反熔丝型OTP存储器单元的编程效率可以得到改善。
[0065]如图13和14中所图示的，第一反熔丝晶体管411可以与第二反熔丝晶体管412共享编程线PL，并且第一选择晶体管421可以与第二选择晶体管422共享单个字线WL和位线BL。因此，也可以在第一反熔丝晶体管412被编程时对第二反熔丝晶体管412进行编程。也就是说，第二反熔丝晶体管412可以当作第一反熔丝晶体管411的冗余晶体管。
[0066]图15是图示根据实施例的反熔丝型OTP存储器单元阵列910的等效电路图。参照图15，反熔丝型OTP存储器单元阵列910可以包括多个编程线，例如第一编程线PL1、第二编程线PL2及第三编程线PL3，它们被设置成在与多个字线平行的方向(S卩，在图15中的垂直方向)上延伸。字线可以包括第一组字线WL1、WL4和WL5以及第二组字线WL2、WL3和WL6。第一组字线WL1、WL4和WL5中的每一个可以被设置在第一编程线PLl、第二编程线PL2及第三编程线PL3中的任一个的第一侧，以与对应的编程线平行。类似地，第二组字线WL2、WL3和WL6中的每一个可以被设置在第一编程线PLl、第二编程线PL2及第三编程线PL3中的任一个的第二侧，以与对应的编程线平行。多个位线，例如第一位线BLl和第二位线BL2，可以被设置成与字线WLl至WL6以及编程线PLl至PL3相交。多个反熔丝型OTP存储器单元，例如第一至第六反熔丝型OTP存储器单元911、912、913、921、922及923，可以分别位于编程线PL1、PL2及PL3与位线BLl及BL2的交叉点。如果第一编程线PL1、第二编程线PL2和第三编程线PL3分别设置在第一行、第二行和第三行中，并且第一位线BLl和第二位线BL2分别设置在第一列和第二列中，则第一至第六反熔丝型OTP存储器单元911、912、913、921、922及923可以分别设置在第一行、第二行和第三行与第一列和第二列的交叉点。
[0067]位于第一编程线PLl (即，第一列)与第一位线BLl (即，第一行)的交叉点的第一反熔丝型OTP存储器单元911可以包括第一反熔丝晶体管511、第二反熔丝晶体管512、第一选择晶体管611以及第二选择晶体管612。位于第二编程线PL2(即，第二列)与第一位线BLl (即，第一行)的交叉点的第二反熔丝型OTP存储器单元912可以包括第一反熔丝晶体管513、第二反恪丝晶体管514、第一选择晶体管613以及第二选择晶体管614。位于第三编程线PL3 (即，第三列)与第一位线BLl (即，第一行)的交叉点的第三反熔丝型OTP存储器单元913可以包括第一反熔丝晶体管515、第二反熔丝晶体管516、第一选择晶体管615以及第二选择晶体管616。
[0068]位于第一编程线PLl (即，第一列)与第二位线BL2(即，第二行)的交叉点的第四反熔丝型OTP存储器单元921可以包括第一反熔丝晶体管521、第二反熔丝晶体管522、第一选择晶体管621以及第二选择晶体管622。位于第二编程线PL2(即，第二列)与第二位线BL2 (即，第二行)的交叉点的第五反熔丝型OTP存储器单元922可以包括第一反熔丝晶体管523、第二反熔丝晶体管524、第一选择晶体管623以及第二选择晶体管624。位于第三编程线PL3 (即，第三列)与第二位线BL2 (即，第二行)的交叉点的第六反熔丝型OTP存储器单元923可以包括第一反熔丝晶体管525、第二反熔丝晶体管526、第一选择晶体管625以及第二选择晶体管626。第一至第六反熔丝型OTP存储器单元911、912、913、921、922及923中的每一个可以具有与参考图10描述的反熔丝型OTP存储器单元相同的配置。因此，在下文中将省略第一至第六反熔丝型OTP存储器单元911、912、913、921、922及923的配置的说明，以避免重复解释。
[0069]包括在排列于每个列中的反熔丝型OTP存储器单元中的第一反熔丝晶体管和第二反熔丝晶体管可以与彼此共享第一编程线PLl、第二编程线PL2及第三编程线PL3中的任一个。例如，包括在排列于第一列中的反熔丝型OTP存储器单元911及921中的第一反熔丝晶体管511及521以及第二反熔丝晶体管512及522可以与彼此共享第一编程线PLl，包括在排列于第二列中的反熔丝型OTP存储器单元912及922中的第一反熔丝晶体管513及523以及第二反熔丝晶体管514及524可以与彼此共享第二编程线PL2，以及包括在排列于第三列中的反熔丝型OTP存储器单元913及923中的第一反熔丝晶体管515及525以及第二反熔丝晶体管516及526可以与彼此共享第三编程线PL3。
[0070]排列在每个行中的反熔丝型OTP存储器单元的第一反熔丝晶体管和第二反熔丝晶体管可以分别设置在第一位线BLl和第二位线BL2中的任一个的两侧。例如，排列在第一行中的反熔丝型OTP存储器单元911、912及913的第一反熔丝晶体管511、513及515可以被设置在第一位线BLl的一侧，以及排列在第一行中的反熔丝型OTP存储器单元911、912及913的第二反熔丝晶体管512、514及516可以被设置在第一位线BLl的另一侧。类似地，排列在第二行中的反熔丝型OTP存储器单元921、922及923的第一反熔丝晶体管521、523及525可以被设置在第二位线BL2的一侧，以及排列在第二行中的反熔丝型OTP存储器单元921、922及923的第二反熔丝晶体管522、524及526可以被设置在第二位线BL2的另一侧。
[0071]排列在每个列中的反熔丝型OTP存储器单元的第一选择晶体管可以共享第一至第六字线WLl至WL6中的任何一个字线，以及排列在每个列中的反熔丝型OTP存储器单元的第二选择晶体管可以共享第一至第六字线WLl至WL6中的另一字线。例如，排列在第一列中的反熔丝型OTP存储器单元911及921的第一选择晶体管611及621可以共享第一字线WLl，以及排列在第一列中的反熔丝型OTP存储器单元911及921的第二选择晶体管612及622可以共享第二字线WL2。类似地，排列在第二列中的反熔丝型OTP存储器单元912及922的第一选择晶体管613及623可以共享第四字线WL4，以及排列在第二列中的反熔丝型OTP存储器单元912及922的第二选择晶体管614及624可以共享第三字线WL3。此外，排列在第三列中的反熔丝型OTP存储器单元913及923的第一选择晶体管615及625可以共享第五字线WL5，以及排列在第三列中的反熔丝型OTP存储器单元913及923的第二选择晶体管616及626可以共享第六字线WL6。在反熔丝型OTP存储器单元911、912、913、921、922及923的每一个中，第一选择晶体管611、613、615、621、623或625可以串联连接至第一反熔丝晶体管511、513、515、521、523或525，并且第二选择晶体管612、614、616、622、624或626可以串联连接至第二反熔丝晶体管512、514、516、522、524或526。
[0072]在本实施例中，可以反复地对每个行中的反熔丝型OTP存储器单元进行排列以便相对于它们之间的假想线是对称的。因此，包括在每个行中所设置的一对相邻反熔丝型OTP存储器单元中的一对第一选择晶体管(或几个第二选择晶体管)可以串联连接，并且可以连接至第一位线BLl和第二位线BL2中的一个。例如，包括在第一行中所设置的第二反熔丝型OTP存储器单元912和第三反熔丝型OTP存储器单元913中的第一选择晶体管613及615可以串联连接，并且可以连接至第一位线BLl以共享第一位线BL1。类似地，包括在第二行中所设置的第五反熔丝型OTP存储器单元922和第六反熔丝型OTP存储器单元923中的第一选择晶体管623及625也可以是串联连接，并且可以连接至第二位线BL2以共享第二位线BL2。此外，包括在第一行中所设置的第一反熔丝型OTP存储器单元911和第二反熔丝型OTP存储器单元912中的第二选择晶体管612及614可以串联连接，并且可以连接至第一位线BLl以共享第一位线BL1。类似地，包括在第二行中所设置的第四反熔丝型OTP存储器单元921和第五反熔丝型OTP存储器单元922中的第二选择晶体管622及624可以串联连接，并且可以连接至第二位线BL2以共享第二位线BL2。
[0073]图16是图示图15中所示的反熔丝型OTP存储器单元阵列910的编程操作的电路图。尽管图16图示了第一反熔丝晶体管513被编程的例子，但是本发明的概念并不限于此。也就是说，在图16中图示的编程操作可以等同地应用于其它反熔丝晶体管。参照图16，为了选择性地编程第一反熔丝晶体管513，正编程电压+Vpp可以施加到连接至第一反熔丝晶体管513的第二编程线PL2，并且接地电压可以施加至其余的编程线PLl及PL3。此外，正选择电压+Vsel可以施加到连接至第一选择晶体管613的第四字线WL4，第一选择晶体管613串联连接至第一反熔丝晶体管513，并且接地电压可以施加到连接至第一选择晶体管613的第一位线BLl。再者，其余的字线WLl至WL3、WL5及WL6可以接地，并且正位线电压+Vbl可以施加至其余的位线BL2。例如，正编程电压+Vpp可以是大约6伏特，并且正选择电压+Vsel可以是大约3伏特。再者，正位线电压+Vbl可以是大约3伏特。
[0074]在上面偏置条件下，第一反熔丝晶体管513可以通过与参考图8描述的相同的机构来选择性地编程。在这样的情形中，如参考图8所述的，与选中的第一反熔丝晶体管513共享第二编程线PL2和第一位线BLl的第二反熔丝晶体管514不被编程。与选中的第一反熔丝晶体管513共享第二编程线PL2的第一反熔丝晶体管523也可以不被编程。这是因为在施加至第二编程线PL2的正编程电压+Vpp与施加至第二位线BL2的正位线电压+Vbl之间的电压差低于能够使第一反熔丝晶体管523的反熔丝绝缘层破裂的临界电压。与选中的第一反熔丝晶体管513共享第二编程线PL2的第二反熔丝晶体管524也可以不被编程，这是因为第二选择晶体管624被关断了。其它反熔丝晶体管511、512、515、516、521、522、525及526也可以不被编程，这是因为连接至反熔丝晶体管511、512、515、516、521、522、525及526的编程线PLl及PL3被接地了。
[0075]图17是图示图15中所示的反熔丝型OTP存储器单元阵列910的读取操作的电路图。尽管图17图示了读出第一反熔丝晶体管513的数据的例子，但是本发明的概念并不限于此。也就是说，在图17中所图示的读取操作可以等同地应用于其它反熔丝晶体管。参照图17，为了选择性地读出第一反熔丝晶体管513的数据，正读取电压+Vrd可以施加到连接至第一反熔丝晶体管513的第二编程线PL2，并且接地电压可以施加至其余的编程线PLl及PL3。此外，正选择电压+Vsel可以施加到连接至第一选择晶体管613的第四字线WL4，第一选择晶体管613串联连接至第一反熔丝晶体管513，以及接地电压可以施加到连接至第一选择晶体管613的第一位线BLl。再者，其余的字线WLl至WL3、WL5及WL6可以接地，并且正位线电压+Vbl可以施加至其余的位线BL2。例如，正读取电压+Vrd可以是大约2伏特，并且正选择电压+Vsel可以是大约1.2伏特。再者，正位线电压+Vbl可以具有与正读取电压+Vrd相同的电压电平。也就是说，正位线电压+Vbl可以是大约2伏特。
[0076]在上面偏置条件下，第一选择晶体管613可以被导通，并且如果第一反熔丝晶体管513处于编程状态，则读取电流可以从第二编程线PL2通过在第一反熔丝晶体管513中的反熔丝绝缘层的导电长丝流到第一位线BLl中。如果第一反熔丝晶体管513处于未编程状态，则在上面偏置条件下，在第二编程线PL2与第一位线BLl之间没有电流流动。在读取操作期间，与选中的第一反熔丝晶体管513共享第二编程线PL2的反熔丝晶体管514、523及524的数据未被读出。具体地，反熔丝晶体管514的数据不会通过第一位线BLl读出，这是因为第二选择晶体管614在读取操作期间被关断了。此外，反熔丝晶体管523的数据不会通过第二位线BL2读出，这是因为在读取操作期间，第二编程线PL2与第二位线BL2之间不存在电压差。再者，反熔丝晶体管524的数据不会通过第二位线BL2读出，这是因为在读取操作期间，第二选择晶体管624被关断了。
[0077]图18是图示根据另一实施例的反熔丝型OTP存储器单元阵列920的等效电路图。参照图18，根据本实施例的反熔丝型OTP存储器单元阵列920可以类似于图15中所图示的反熔丝型OTP存储器单元阵列910。因此，在本实施例中将省略或简短提及与参考图15所述的相同的配置的描述，以避免重复解释。根据本实施例，排列在每个列中的反熔丝型OTP存储器单元的所有的第一选择晶体管和第二选择晶体管可以彼此共享单个字线。也就是说，排列在第一列中的反熔丝型OTP存储器单元911及921的第一及第二选择晶体管611、612,621及622可以连接至单个字线，例如第一字线WL1，以及排列在第二列中的反熔丝型OTP存储器单元912及922的第一及第二选择晶体管613、614、623及624可以连接至单个字线，例如第二字线WL2。此外，排列在第三列中的反熔丝型OTP存储器单元913及923的第一及第二选择晶体管615、616、625及626也可以连接至单个字线，例如第三字线WL3。因此，在反熔丝型OTP存储器单元911、912、913、921、922及923的每一个中，第一反熔丝晶体管和第二反熔丝晶体管中的任一个都可以当作冗余晶体管，如参考图13所述的。
[0078]图19是图示图18中所示的反熔丝型OTP存储器单元阵列920的编程操作的电路图。尽管图19图示了第一反熔丝晶体管513和当作冗余晶体管的第二反熔丝晶体管514同时被编程的例子，但是本发明的概念并不限于此。也就是说，在图19中所图示的编程操作可以等同地应用于其它反熔丝晶体管及其冗余晶体管。参照图19，为了选择性地编程第一反熔丝晶体管513和第二反熔丝晶体管514，正编程电压+Vpp可以施加到连接至第一反熔丝晶体管513和第二反熔丝晶体管514的第二编程线PL2，并且接地电压可以施加至其余的编程线PLl及PL3。此外，正选择电压+Vsel可以施加到连接至第一选择晶体管613和第二选择晶体管614的第二字线WL2，第一选择晶体管613和第二选择晶体管614分别串联连接至第一反熔丝晶体管513和第二反熔丝晶体管514，以及接地电压可以施加到连接至第一选择晶体管613和第二选择晶体管614的第一位线BLl。再者，其余的字线WLl及WL3可以接地，以及正位线电压+Vbl可以施加至其余的位线BL2。例如，正编程电压+Vpp可以是大约6伏特，并且正选择电压+Vsel可以是大约3伏特。再者，正位线电压+Vbl可以是大约3伏特。
[0079]在上面偏置条件下，第一反熔丝晶体管513和第二反熔丝晶体管514可以通过与参考图14描述的相同的机制来选择性地进行编程。在这样的情形中，与选中的第一反熔丝晶体管513和第二反熔丝晶体管514共享第一位线BLl的第一反熔丝晶体管511及515以及第二反熔丝晶体管512及516不被编程，这是因为第一编程线PLl和第三编程线PL3被接地了。此外，与选中的第一反熔丝晶体管513和第二反熔丝晶体管514共享第二编程线PL2的第一反熔丝晶体管523和第二反熔丝晶体管524不被编程。这是因为施加至第二编程线PL2的正编程电压+Vpp与施加至第二位线BL2的正位线电压+Vbl之间的电压差低于能够使第一反熔丝晶体管523和第二反熔丝晶体管524的反熔丝绝缘层破裂的临界电压。
[0080]图20是图示图18中所示的反熔丝型OTP存储器单元阵列920的读取操作的电路图。尽管图20图示了读出第一反熔丝晶体管513和第二反熔丝晶体管514(当作冗余晶体管)的数据的例子，但是本发明的概念并不限于此。也就是说，在图20中图示的读取操作可以等同地应用于其它反熔丝晶体管。参照图20，为了选择性地读出第一反熔丝晶体管513和第二反熔丝晶体管514的数据，正读取电压+Vrd可以施加到连接至第一反熔丝晶体管513和第二反熔丝晶体管514的第二编程线PL2，并且接地电压可以施加至其余的编程线PLl及PL3。此外，正选择电压+Vsel可以施加到连接至第一选择晶体管613和第二选择晶体管614的第二字线WL2，第一选择晶体管613和第二选择晶体管614分别串联连接至第一反熔丝晶体管513和第二反熔丝晶体管514，并且接地电压可以施加到连接至第一选择晶体管613和第二选择晶体管614的第一位线BLl。再者，其余的字线WLl及WL3可以接地，并且正位线电压+Vbl可以施加至其余的位线BL2。例如，正读取电压+Vrd可以是大约2伏特，并且正选择电压+Vsel可以是大约1.2伏特。再者，正位线电压+Vbl可以具有与正读取电压+Vrd相同的电压电平。也就是说，正位线电压+Vbl可以是大约2伏特。
[0081 ] 在上面偏置条件下，第一选择晶体管613和第二选择晶体管614可以被导通，并且如果选中的第一反熔丝晶体管513和第二反熔丝晶体管514处于编程状态，则读取电流可以从第二编程线PL2通过在第一反熔丝晶体管513和第二反熔丝晶体管514的反熔丝绝缘层中的导电长丝流到第一位线BLl中。如果第一反熔丝晶体管513和第二反熔丝晶体管514处于未编程状态，则在上面偏置条件下，在第二编程线PL2与第一位线BLl之间没有电流流动。在读取操作期间，不读出第一反熔丝晶体管523和第二反熔丝晶体管524的数据。具体地，与选中的第一反熔丝晶体管513和第二反熔丝晶体管514共享第二编程线PL2的第一反熔丝晶体管523和第二反熔丝晶体管524的数据不会通过第一位线BLl读出，这是因为在读取操作期间第二编程线PL2与第二位线BL2之间不存在电压差。再者，与选中的第一反熔丝晶体管513和第二反熔丝晶体管514共享第一位线BLl的第一反熔丝晶体管511及515以及第二反熔丝晶体管512及516的数据不会通过第一位线BLl读出，因为在读取操作期间未选中的编程线PLl及PL3被接地了或第一及第二选择晶体管611、615、612及616被关断了。
[0082]图21是图示在根据实施例的反熔丝型OTP存储器单元阵列中采用的选择晶体管的电流相对字线偏置特性的图。在图21中，横坐标表示施加到连接至选择晶体管的栅极的字线的电压，而纵坐标表示选择晶体管的漏极电流。如图21中所图示的，随着施加至当作选择晶体管的栅电极的字线的偏置电压增加时，流过选择晶体管的漏极电流也增加。这意味着如果字线偏置增加，则反熔丝型OTP存储器单元的编程效率得到改善。根据实施例，选择晶体管可以被设计成具有大于反熔丝晶体管的沟道宽度的沟道宽度。在这样的情形中，甚至在不增加字线偏置的情况下选择晶体管的漏极电流也会增加，从而改善了反熔丝型OTP存储器单元的编程效率。换言之，即使降低了字线偏置，在根据实施例的反熔丝型OTP存储器单元中采用的选择晶体管也可以呈现与一般的反熔丝型OTP存储器单元的选择晶体管相同的漏极电流。在这样的情形中，用于产生字线偏置的内部电路占用的面积可以被缩减，以增加反熔丝型OTP存储器件的外围电路的集成度。
[0083]为了举例说明的目的已经公开了本公开的实施例已。本领域技术人员将意识到，不脱离如所附权利要求公开的范围和精神的情况下，各种修改、添加及替代都是可能的。
[0084]通过本发明的实施例可以看出，本发明提供了下面技术方案:
[0085]1.一种反熔丝型一次可编程(OTP)存储器单元，包括:
[0086]具有第一编程区和第一选择区的第一有源区，所述第一编程区具有第一宽度，所述第一选择区具有大于所述第一宽度的第二宽度；
[0087]与所述第一有源区间隔开并且具有第二编程区和第二选择区的第二有源区，所述第二编程区具有第三宽度，所述第二选择区具有大于所述第三宽度的第四宽度；
[0088]编程栅极，其与所述第一编程区和所述第二编程区相交；
[0089]第一选择栅极，其与所述第一选择区相交；以及
[0090]第二选择栅极，其与所述第二选择区相交。
[0091]2.如技术方案I所述的存储器单元，其中，所述第二宽度是所述第一宽度的至少两倍，并且所述第四宽度是所述第三宽度的至少两倍。
[0092]3.如技术方案I所述的存储器单元，其中，所述第一宽度基本等于所述第三宽度，并且所述第二宽度基本等于所述第四宽度。
[0093]4.如技术方案I所述的存储器单元，其中，所述第一有源区和所述第二有源区相对于位于所述第一有源区和所述第二有源区之间的点是对称的。
[0094]5.如技术方案I所述的存储器单元，还包括:
[0095]所述第一有源区中的第一杂质扩散区，其与所述第一选择栅极的与所述编程栅极相对的一侧相邻；
[0096]所述第一有源区中的第二杂质扩散区，其与所述第一选择栅极的与所述第一杂质扩散区相对的另一侧相邻；
[0097]所述第一有源区中的第三杂质扩散区，其与所述第二选择栅极的与所述编程栅极相对的一侧相邻；
[0098]所述第一有源区中的第四杂质扩散区，其与所述第二选择栅极的与所述第三杂质扩散区相对的另一侧相邻。
[0099]6.如技术方案5所述的存储器单元，其中，所述第一杂质扩散区、第二杂质扩散区、第三杂质扩散区和第四杂质扩散区中的每一个具有N型导电性。
[0100]7.如技术方案I所述的存储器单元，
[0101]其中，所述第一编程区的与所述编程栅极重叠的部分对应于第一沟道区；
[0102]其中，所述第二编程区的与所述编程栅极重叠的部分对应于第二沟道区；
[0103]其中，所述第一选择区的与所述第一选择栅极重叠的部分对应于第三沟道区；以及
[0104]其中，所述第二选择区的与所述第二选择栅极重叠的部分对应于第四沟道区。
[0105]8.如技术方案7所述的存储器单元，
[0106]其中，所述第一沟道区具有基本等于所述第一宽度的沟道宽度；
[0107]其中，所述第二沟道区具有基本等于所述第三宽度的沟道宽度；
[0108]其中，所述第三沟道区具有基本等于所述第二宽度的沟道宽度；以及
[0109]其中，所述第四沟道区具有基本等于所述第四宽度的沟道宽度。
[0110]9.如技术方案I所述的存储器单元，还包括:
[0111]第一栅极绝缘层，其在所述编程栅极与所述第一编程区和第二编程区之间；
[0112]第二栅极绝缘层，其在所述第一选择栅极与所述第一选择区之间；以及
[0113]第三栅极绝缘层，其在所述第二选择栅极与所述第二选择区之间。
[0114]10.一种反熔丝型一次可编程(OTP)存储器单元，包括:
[0115]第一反恪丝晶体管；
[0116]第二反熔丝晶体管，其与所述第一反熔丝晶体管共享编程线；
[0117]第一选择晶体管，其串联连接至所述第一反熔丝晶体管并且连接至第一字线和第一位线；以及
[0118]第二选择晶体管，其串联连接至所述第二反熔丝晶体管并且连接至第二字线和第二位线。
[0119]11.如技术方案10所述的存储器单元，其中，所述第一选择晶体管的沟道宽度大于所述第一反熔丝晶体管的沟道宽度，并且所述第二选择晶体管的沟道宽度大于所述第二反熔丝晶体管的沟道宽度。
[0120]12.如技术方案10所述的存储器单元，其中，所述第一反熔丝晶体管的沟道宽度基本等于所述第二反熔丝晶体管的沟道宽度，并且所述第一选择晶体管的沟道宽度基本等于所述第二选择晶体管的沟道宽度。
[0121]13.如技术方案10所述的存储器单元，其中，所述第一位线与第二位线彼此电连接。
[0122]14.如技术方案10所述的存储器单元，其中，所述第一字线与第二字线彼此电连接。
[0123]15.一种反熔丝型一次可编程(OTP)存储器单元阵列，包括:
[0124]多个平行的编程线，其分别设置在多个列中；
[0125]多个字线，其包括分别设置在所述编程线中的每一个的两侧的第一字线和第二字线；
[0126]多个位线，其设置在多个行中以分别与所述编程线和所述字线相交；
[0127]多个反熔丝晶体管，其被设置在每个列中以包括第一反熔丝晶体管和第二反熔丝晶体管，并且被连接至所述编程线中的任一个，所述第一反熔丝晶体管分别被设置在所述位线的第一侧，以及所述第二反熔丝晶体管分别被设置在所述位线的第二侧；以及
[0128]多个选择晶体管，其被设置在每个列中以包括分别串联连接至所述第一反熔丝晶体管的第一选择晶体管和分别串联连接至所述第二反熔丝晶体管的第二选择晶体管，每个列中的所述第一选择晶体管连接至所述第一字线中的任一个，并且每个列中的所述第二选择晶体管连接至所述第二字线中的任一个，
[0129]其中，在每个行中的所述第一选择晶体管和所述第二选择晶体管共同连接至所述位线中的任一个。
[0130]16.如技术方案15所述的存储器单元阵列，其中，所述第一选择晶体管的沟道宽度大于所述第一反熔丝晶体管的沟道宽度。
[0131]17.如技术方案15所述的存储器单元阵列，其中，所述第二选择晶体管的沟道宽度大于所述第二反熔丝晶体管的沟道宽度，并且所述第一选择晶体管的沟道宽度基本等于所述第二选择晶体管的沟道宽度。
[0132]18.如技术方案15所述的存储器单元阵列，其中，设置在所述列中的每一个中的第一字线和第二字线彼此电连接。
[0133]19.如技术方案15所述的存储器单元阵列，
[0134]其中，所述第一选择晶体管之中的设置在每个行中的两个相邻晶体管串联连接，并且共同电连接至所述位线中的任一个；以及
[0135]其中，所述第二选择晶体管之中的设置在每个行中的两个相邻晶体管串联连接，并且共同电连接至所述位线中的任一个。
【主权项】
1.一种反熔丝型一次可编程(OTP)存储器单元，包括: 具有第一编程区和第一选择区的第一有源区，所述第一编程区具有第一宽度，所述第一选择区具有大于所述第一宽度的第二宽度； 与所述第一有源区间隔开并且具有第二编程区和第二选择区的第二有源区，所述第二编程区具有第三宽度，所述第二选择区具有大于所述第三宽度的第四宽度； 编程栅极，其与所述第一编程区和所述第二编程区相交； 第一选择栅极，其与所述第一选择区相交；以及 第二选择栅极，其与所述第二选择区相交。2.如权利要求1所述的存储器单元，其中，所述第二宽度是所述第一宽度的至少两倍，并且所述第四宽度是所述第三宽度的至少两倍。3.如权利要求1所述的存储器单元，其中，所述第一宽度基本等于所述第三宽度，并且所述第二宽度基本等于所述第四宽度。4.如权利要求1所述的存储器单元，其中，所述第一有源区和所述第二有源区相对于位于所述第一有源区和所述第二有源区之间的点是对称的。5.如权利要求1所述的存储器单元，还包括: 所述第一有源区中的第一杂质扩散区，其与所述第一选择栅极的与所述编程栅极相对的一侧相邻； 所述第一有源区中的第二杂质扩散区，其与所述第一选择栅极的与所述第一杂质扩散区相对的另一侧相邻； 所述第一有源区中的第三杂质扩散区，其与所述第二选择栅极的与所述编程栅极相对的一侧相邻； 所述第一有源区中的第四杂质扩散区，其与所述第二选择栅极的与所述第三杂质扩散区相对的另一侧相邻。6.如权利要求5所述的存储器单元，其中，所述第一杂质扩散区、第二杂质扩散区、第三杂质扩散区和第四杂质扩散区中的每一个具有N型导电性。7.如权利要求1所述的存储器单元， 其中，所述第一编程区的与所述编程栅极重叠的部分对应于第一沟道区； 其中，所述第二编程区的与所述编程栅极重叠的部分对应于第二沟道区； 其中，所述第一选择区的与所述第一选择栅极重叠的部分对应于第三沟道区；以及 其中，所述第二选择区的与所述第二选择栅极重叠的部分对应于第四沟道区。8.如权利要求7所述的存储器单元， 其中，所述第一沟道区具有基本等于所述第一宽度的沟道宽度； 其中，所述第二沟道区具有基本等于所述第三宽度的沟道宽度； 其中，所述第三沟道区具有基本等于所述第二宽度的沟道宽度；以及 其中，所述第四沟道区具有基本等于所述第四宽度的沟道宽度。9.一种反熔丝型一次可编程(OTP)存储器单元，包括: 第一反熔丝晶体管； 第二反熔丝晶体管，其与所述第一反熔丝晶体管共享编程线； 第一选择晶体管，其串联连接至所述第一反熔丝晶体管并且连接至第一字线和第一位线；以及 第二选择晶体管，其串联连接至所述第二反熔丝晶体管并且连接至第二字线和第二位线。10.一种反熔丝型一次可编程(OTP)存储器单元阵列，包括: 多个平行的编程线，其分别设置在多个列中； 多个字线，其包括分别设置在所述编程线中的每一个的两侧的第一字线和第二字线； 多个位线，其设置在多个行中以分别与所述编程线和所述字线相交； 多个反熔丝晶体管，其被设置在每个列中以包括第一反熔丝晶体管和第二反熔丝晶体管，并且被连接至所述编程线中的任一个，所述第一反熔丝晶体管分别被设置在所述位线的第一侧，以及所述第二反熔丝晶体管分别被设置在所述位线的第二侧；以及 多个选择晶体管，其被设置在每个列中以包括分别串联连接至所述第一反熔丝晶体管的第一选择晶体管和分别串联连接至所述第二反熔丝晶体管的第二选择晶体管，每个列中的所述第一选择晶体管连接至所述第一字线中的任一个，并且每个列中的所述第二选择晶体管连接至所述第二字线中的任一个， 其中，在每个行中的所述第一选择晶体管和所述第二选择晶体管共同连接至所述位线中的任一个。
【文档编号】G11C17/16GK105869678SQ201510030733
【公开日】2016年8月17日
【申请日】2015年1月21日
【发明人】朴圣根
【申请人】爱思开海力士有限公司