用于驱动数据线的拉动器件的制作方法
【专利摘要】本发明的实施例涉及一种电路，包括第一数据线、第二数据线、第一拉动器件、第二拉动器件、第三拉动器件和第四拉动器件。第一拉动器件被配置为：响应于第一控制信号而被激活或无效；以及被配置为：当第一拉动器件被激活时，基于第二数据线处的第二信号，将第一数据线处的第一信号拉向第一电压的电压电平。第二拉动器件被配置为：响应于第二控制信号而被激活或无效；以及被配置为：当第二拉动器件被激活时，基于在第一数据线处的第一信号，将第二数据线处的第二信号拉向第一电压的电压电平。
【专利说明】
用于驱动数据线的拉动器件
技术领域
[0001 ]本发明的实施例涉及半导体领域，更具体地，涉及驱动数据线的拉动器件。
【背景技术】
[0002]静态随机存取存储器(SRAM)是一种使用双稳态锁存电路来存储数据的半导体存储器。SRAM可以用于保留数据，但是从传统意义上来讲，鉴于当存储器掉电时，数据最终会丢失，它仍不稳定。SRAM电路包括多个SRAM存储单元。有几种类型的SRAM存储单元，例如，6晶体管(6T) SRAM或双端口 8晶体管(8T) SRAM。通常，SRAM存储单元中的至少两个晶体管被对应的控制线控制，控制线也被称为“字线”并且被用作开关以选择性地将SRAM存储单元的双稳态锁存电路与两个数据线耦合，这两个数据线也被称为“位线”和“位线条(bit linebar，也可称为反相位线)，，或“位线”和“互补位线”。
[0003]当通过对应的数据线将数据写入存储单元时，在某些情形下，当对应的字线使选定的存储单元的开关在要被写入的数据施加至数据线前闭合时，发生虚拟读取。结果，先前存储在选定的存储单元中的数据被传送至对应的数据线，并且在某些情况下，写入驱动器需要改写或翻转数据线的逻辑值，以便成功地执行写入操作。当SRAM电路被设计为在低电源电压下工作时，该SRAM存储单元的写入裕度和可操作的速度受到多方面因素的影响，包括写入操作期间数据线上重写逻辑值的能力受到虚拟读取的影响。
【发明内容】
[0004]本发明的实施例提供一种电路，包括:第一数据线;第二数据线;第一拉动器件，耦合至所述第一数据线和第一电压，所述第一拉动器件被配置为:响应于第一控制信号而被激活或无效;和，当所述第一拉动器件被激活时，基于所述第二数据线处的第二信号，将所述第一数据线处的第一信号拉向所述第一电压的电压电平;第二拉动器件，耦合至所述第二数据线和所述第一电压，所述第二拉动器件被配置为:响应于第二控制信号而被激活或无效;和，当所述第二拉动器件被激活时，基于所述第一数据线处的第一信号，将所述第二数据线处的第二信号拉向所述第一电压的电压电平;第三拉动器件，耦合至所述第一数据线和第二电压，所述第三拉动器件被配置为:基于所述第一控制信号，将所述第一数据线处的第一信号拉向所述第二电压的电压电平；以及第四拉动器件，耦合至所述第二数据线和所述第二电压，所述第四拉动器件被配置为:基于所述第二控制信号，将所述第二数据线处的第二信号拉向所述第二电压的电压电平。
[0005]本发明的实施例还提供一种电路，包括:第一数据线;第二数据线;第一电压节点，被配置为承载第一电压;第二电压节点，被配置为承载第二电压;控制电路;第一晶体管和第二晶体管，串联耦合在所述第一电压节点与所述第一数据线之间；第三晶体管和第四晶体管，串联耦合在所述第一电压节点与所述第二数据线之间；第五晶体管，耦合在所述第二电压节点与所述第一数据线之间，所述第五晶体管的栅极耦合于所述控制电路；以及第六晶体管，耦合在所述第二电压节点与所述第二数据线之间，所述第六晶体管的栅极耦合于所述控制电路。
[0006]本发明的实施例还提供一种驱动第一数据线和第二数据线的方法，所述方法包括:将所述第一数据线和所述第二数据线充电至预定的电压电平；响应于第一写入数据信号、第二写入数据信号以及一个或多个写入控制信号或列选择信号，激活第一拉动器件和第二拉动器件中的一个拉动器件，并且使所述第一拉动器件和所述第二拉动器件中的另一个拉动器件无效，所述第一拉动器件位于所述第一数据线与被配置为承载第一电压的第一电压节点之间，并且所述第二拉动器件位于所述第二数据线与所述第一电压节点之间；将所述第一数据线和所述第二数据线中的与被激活的拉动器件对应的数据线处的信号拉动至所述第一电压的电压电平；以及将所述第一数据线和所述第二数据线中的与无效的拉动器件对应的另一数据线处的信号拉动至第二电压的电压电平。
【附图说明】
[0007]当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。值得注意的是，根据工业中的标准实践，多种部件没有被按比例绘制。实际上，为了讨论清楚，多种部件的尺寸可以被任意增加或减少。
[0008]图1是根据一个或多个实施例的存储电路的示意图。
[0009]图2是根据一个或多个实施例的可用于图1的存储电路中示例性列驱动电路的一部分的示意图。
[0010]图3A是根据一个或多个实施例的在没有发生虚拟读取的情况下执行写入操作时的图1和图2中的多种信号的时序图。
[0011]图3B是根据一个或多个实施例的在发生虚拟读取的情况下执行写入操作时的图1和图2中的多种信号的时序图。
[0012]图4是根据一个或多个实施例的可用于图1的存储电路另一示例性列驱动电路的一部分的不意图。
[0013]图5是根据一个或多个实施例的可用于图2或图4的列驱动电路的另一示例性控制电路的不意图。
[0014]图6是根据一个或多个实施例的可用于图1的存储电路的另一示例性列驱动电路的一部分的不意图。
[0015]图7是根据一个或多个实施例的可用于图1的存储电路的另一示例性列驱动电路的一部分的不意图。
[0016]图8是根据一个或多个实施例的可用于图6或图7的列驱动电路的另一示例性控制电路的不意图。
[0017]图9是根据一些实施例的操作列驱动电路的方法的流程图。
[0018]图1OA是根据一些实施例的基于图2的列驱动电路实施的列驱动电路的示例性布局设计的一部分的布局图。
[0019]图1OB是根据一些实施例的基于图2的列驱动电路实施的列驱动电路的另一示例性布局设计的一部分的布局图。
[0020]图1IA是根据一些实施例的基于图4的列驱动电路实施的列驱动电路的示例性布局设计的一部分的布局图。
[0021]图1lB是根据一些实施例的基于图4的列驱动电路实施的列驱动电路的另一示例性布局设计的一部分的布局图。
【具体实施方式】
[0022]以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了实现简化和清楚，但是其本身不指示所讨论的各个实施例和/或配置之间的关系。
_3]此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以便描述如图所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位之外，空间关系术语旨在包括器件在使用或操作过程中的不同方位。器件可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间相对关系描述符可同样地作相应地解释。
[0024]根据本发明的一些实施例，与一对数据线(特别是位线和互补位线)对应的列驱动电路的两个拉动器件(pulling device，)具有交叉耦合的配置。基于写入操作期间要被写入的数据，拉动器件中的一个无效以避免或最小化列驱动电路将逻辑值施加至数据线时发生的电流对抗。在一些实施例中，这两个拉动器件也用作数据线的多种控制信号和电压摆幅之间的电平转换器。
[0025]图1是根据一个或多个实施例的存储电路100的示意图。已简化存储电路来深化对本发明的理解。本领域的普通技术人员可以理解，在一些实施例中，变更的或附加的电组件可以与存储电路100结合使用。
[0026]存储电路100是SRAM电路，该SRAM电路包括:SRAM存储单元阵列110;通过多条字线WL[0:M]与SRAM存储单元阵列耦合的行驱动电路120;以及通过包括位线BL[0:N]和对应的互补位线(也称为位线条)BLB[0:N]的多条数据线与SRAM存储单元阵列110耦合的列驱动电路130，其中“M”和“N”是正整数。存储电路100还包括控制电路140，该控制电路与行驱动电路120和列驱动电路130耦合并且被配置为控制该行驱动电路和列驱动电路。
[0027]SRAM存储单元阵列110具有可用于存储数据的多个存储器单元112。每个存储单元112都包括用作储存单位的双稳态锁存电路和与该储存单位耦合的两个开关。并且，每个存储单元112都与字线WL[0:M]中的一条、位线BL[0:N]中的一条以及互补位线BLB[0:N]中的对应的一条耦合。当选择访问存储元件112时，激活对应的字线上的字线信号，以使存储单元的开关将储存单位与对应的位线电耦合。在一些实施例中，控制电路140接收选定的存储单元112的地址ADD和时钟信号CLK，并生成适当的信号以通过行驱动电路120和列驱动电路130来访问选定的存储单元120 ο例如，根据接收的地址，使行驱动电路120激活字线WL [ O: M]中的一条，并且基于接收到的地址，使列驱动电路130识别一对位线和互补位线，例如所述的BL[0]和BLB[0]，并且使用识别的一对位线BL[0]和互补位线BLB[0]来读取或写入数据。
[0028]图2是根据一个或多个实施例的示例性列驱动电路200的一部分的示意图。在一些实施例中，列驱动电路200可用作列驱动电路130 (图1)。
[0029]列驱动电路200包括位线BL、互补位线BLB、与位线BL和BLB耦合的预充电电路210、与位线BL和BLB耦合的感测放大器220以及与位线BL和BLB耦合的写入驱动器230。在一些实施例中，位线BL和BLB的是与和一列存储单元112(图1)耦合的一对位线BL[0:N]和BLB[0:N]对应的数据线。
[0030]预充电电路210被配置为:响应于预充电控制信号BLEQB，将位线BL和BLB充电至预充电电压VCH。预充电电路210包括P型晶体管212、214和216。晶体管212耦合在位线BL与BLB之间；晶体管214耦合在位线BL与节点NVCH之间；以及晶体管216耦合在位线BLB与节点NVCH之间。晶体管212、214和216的栅极被配置为接收预充电控制信号BLEQB。结点NVCH被配置为承载预充电电压VCH。
[0031]感测放大器220被配置为:在读取操作期间检测并且放大位线BL和BLB之间的电压差。写入驱动器230被配置为:在写入操作期间，响应于写入数据信号WC和WT，将位线BL和BLB设置为不同的电压电平。在一些实施例中，写入驱动器230的一部分被配置为:在读取操作期间与感测放大器220—起工作。在一些实施例中，在读取操作期间，感测放大器220在没有写入驱动器230的帮助的情况下工作。本发明中省略了关于感测放大器220和使用感测放大器220来执行读取操作的一些细节，以免不必要地使写入驱动器230的描述模糊。
[0032]写入驱动器230包括拉动器件232、234、236和238以及控制电路240。写入驱动器230还包括多个电压节点NVDD、NVDDM和NVSS。节点NVDD被配置为承载电源电压VDD。节点NVDDM被配置为承载另一电源电压VDDM。节点NVSS被配置为承载参考电压VSS。在一些实施例中，电压VDD的电压电平和电压VDDM的电压电平高于电压VSS的电压电平。在一些实施例中，电压VDD的电压电平不同于电压VDDM的电压电平。在一些实施例中，电压节点NVCH耦合于电压节点NVDD，并且电压VDD的电压电平与电压VCH的电压电平相同。
[0033]拉动器件232耦合在位线BL与电压节点NVDD之间。拉动器件232被配置为:响应于第一控制信号DHT而被激活或无效。例如，当第一控制信号DHT为逻辑高时，拉动器件232无效；当第一控制信号DHT为逻辑低时，拉动器件232被激活。拉动器件232还被配置为:当拉动器件232被激活时，基于位线BLB上的信号，将位线BL处的信号拉向电源电压VDD的电压电平。例如，当拉动器件232被激活并且位线BLB处的信号为逻辑低时，拉动器件232将信号拉向电源电压VDD的电压电平。
[0034]拉动器件232包括串联耦合在节点NVDD与位线BL之间的P型晶体管232a和232b。晶体管232a的源极耦合于节点NVDD。晶体管232a的漏极耦合于晶体管232b的源极。晶体管232b的漏极耦合于位线BL。晶体管232a的栅极耦合于位线BLB。晶体管232b的栅极被配置为接收控制信号DHT。
[0035]拉动器件234耦合在位线BLB与电压节点NVDD之间。拉动器件234被配置为:以与拉动器件232的基于控制信号DHT的操作类似的方式，响应于第二控制信号DHC而被激活或无效。拉动器件234还被配置为:当拉动器件234被激活时，以与拉动器件232的基于位线BLB处的信号的操作类似的方式，基于位线BL处的信号，将位线BLB处的信号拉向电源电压VDD的电压电平。
[0036]拉动器件234包括串联耦合在节点NVDD与位线BLB之间的P型晶体管234a和234b。晶体管234a的源极耦合于节点NVDD。晶体管234a的漏极耦合于晶体管234b的源极。晶体管234b的漏极耦合于位线BLB。晶体光234a的栅极耦合于位线BL。晶体管234b的栅极被配置为接收控制信号DHC。
[0037]拉动器件236耦合在位线BL与电压节点NVSS之间。拉动器件236被配置为:基于控制信号DHT，将位线BL处的信号拉向参考电压VSS的电压电平。拉动器件236是N型晶体管。晶体管236的源极耦合于节点NVSS。晶体管236的漏极耦合于位线BL。晶体管236的栅极被配置为接收控制信号DHT。
[0038]拉动器件238耦合在位线BLB与电压节点NVSS之间。拉动器件238被配置为:基于控制信号DHC，将位线BLB处的信号拉向参考电压VSS的电压电平。拉动器件238是N型晶体管。晶体管238的源极耦合于节点NVSS。晶体管238的漏极耦合于位线BLB。晶体管238的栅极被配置为接收控制信号DHC。
[0039]控制电路240耦合于拉动器件232、234、236和238。控制电路240被配置为:基于互补写入数据信号WC和写入控制信号WPGB，生成第一控制信号DHT。控制电路240还被配置为:基于写入数据信号WT和写入控制信号WPGB，生成第二控制信号DHC。在一些实施例中，在写入操作期间，信号WT和WC彼此逻辑互补并且与将要通过位线BL和BLB被写入存储单元的数据对应。在一些实施例中，当选择位线BL和BLB以用于执行写入操作时，写入控制信号WPGB为逻辑低；当未选择位线BL和BLB以用于执行写入操作时，写入控制信号WPGB为逻辑高。
[0040]控制电路240包括或非门242和244。或非门242包括被配置为分别接收信号WC和WPGB的两个输入端子。或非门242还包括与晶体管232b和236的栅极耦合并且被配置为输出信号DHT的输出端子。或非门244包括被配置为分别接收信号WT和WPGB的两个输入端子。或非门244还包括与晶体管234b和238的栅极耦合并且被配置为输出信号DHC的输出端子。[0041 ] 此外，或非门242和244耦合于节点NVDDM并且被配置为输出具有从VDDM至VSS的第一电压摆幅的控制信号DHC和DHT。另一方面，通过多个拉动器件232、234、236和238将位线BL和BLB拉向VDD或VSS，因此位线BL和BLB具有从VDD至VSS的第二电压摆幅。因此，当电源电压VDD的电压电平不同于电源电压VDDM的电压电平时，第一电压摆幅也不同于第二电压摆幅。在这种情况下，拉动器件232、234、236和238还用作电平转换器来容纳具有不同电压摆幅的信号。
[0042]图3A是根据一个或多个实施例的在没有发生虚拟读取的情况下执行写入操作时的图1和图2中的多个信号的时序图。波形302对应于时钟信号CLK。波形304对应于字线信号WL[0:M]的字线上的字线信号WL。波形306对应于位线BL处的信号，以及波形308对应于位线BLB处的信号。波形312对应于控制信号DHT，并且波形314对应于控制信号DHC。
[0043]在图3A中，以及在图3A所描绘的实施例中，在时刻Ta之前，通过预充电电路210将位线BL和BLB上的信号预充电至电压VCH或电压VDD。写入数据信号WT和WC被设置为逻辑高值和/或写入控制信号WPGB被设置为逻辑高值。结果，控制信号DHT和DHC为逻辑低。
[0044]在时刻Ta处，响应于时钟信号CLK的上升沿，控制电路140使字线信号WL从逻辑低转变为逻辑高。结果，选定的存储单元112的开关闭合以将选定的存储单元112的储存单位与位线BL和BLB耦合。在时刻Tb处，在储存单位能够将先前存储的数据有效地传输至位线BL和BLB之前，写入数据信号WT被设置为逻辑高，写入数据信号WC被设置为逻辑低，以及写入控制信号WPGB被设置为逻辑低。结果，控制信号DHT为逻辑高并且控制信号DHC为逻辑低。因此，控制信号DHT使晶体管236导通以将位线BL上的信号拉至逻辑低。控制信号DHT还使晶体管232b截止或将晶体管232b设置为高电阻状态，以使拉动器件232无效。同时，控制信号DHC使晶体管238截止并且使晶体管234b导通以激活拉动器件234。因此，通过拉动器件234将位线BLB处的信号拉至和/或保持为逻辑高。
[0045]在时刻Tc处，控制电路140使字线信号WL从逻辑高转变为逻辑低。响应于字线信号WL的下降沿，在时刻Tc之后，通过预充电电路210将位线BL和BLB上的信号复位为电压VCH或电压VDD，并且控制信号DHT和DHC被复位为逻辑低。
[0046]图3B是根据一个或多个实施例的在发生虚拟读取的情况下执行写入操作时的图1和图2中的多个信号的时序图。波形322对应于时钟信号CLK。波形324对应于字线信号WL[0:Μ]的字线上的字线信号WL。波形326对应于位线BL处的信号，并且波形328对应于位线BLB处的信号。波形332对应于控制信号DHT，并且波形334对应于控制信号DHC。
[0047]在图3Β中，以及在图3Β描绘的实施例中，在时刻Te之前，通过预充电电路210将位线BL和BLB上的信号预充电至电压VCH或电压VDD。写入数据信号WT和WC被设置为逻辑高和/或写入控制信号WPGB被设置为逻辑高。结果，控制信号DHT和DHC为逻辑低。
[0048]在时刻Te处，响应于时钟信号CLK的上升沿，控制电路140使字线信号WL从逻辑低转变为逻辑高。结果，选定的存储单元112的开关闭合以将选定的存储单元112的储存单位与位线BL和BLB耦合。在时刻Tf处，控制信号DHT和DHC还未响应于写入数据信号WT和WC和/或写入控制信号WPGB而改变。在图3Β描绘的实施例中，选定的存储单元的储存单位将先前存储的数据传输至位线BL和BLB，诸如将位线BL设置为逻辑高并且将位线BLB设置为逻辑低。位线BL和BLB发生虚拟读取。
[0049]在时刻Tg处，写入数据信号WT被设置为逻辑高，写入数据信号WC被设置为逻辑低，以及写入控制信号WPGB被设置为逻辑低。结果是，控制信号DHT为逻辑高并且控制信号DHC为逻辑低。因此，控制信号DHT使晶体管236导通以将位线BL上的信号拉向逻辑低。控制信号DHT还使晶体管232b截止或将晶体管232b设置为高电阻状态以使拉动器件232无效。同时，控制信号DHC使晶体管238截止并且使晶体管234b导通以激活拉动器件234。因此通过拉动器件234将位线BLB处的信号拉向逻辑高。在时刻Th处，拉动器件232和238能够导致位线BL和BLB上信号的逻辑值的转变。通过控制信号DHC使晶体管234a截止或使晶体管234a形成高电阻路径来使拉动器件234无效。因此，拉动器件234有效地作为位线BLB与节点NVDD之间的开路或高电阻路径。因此，即使在时刻Tf和Tg之间，位线BL处的信号倾向于使拉动器件234的晶体管234a具有与拉动器件238对抗的电流，拉动器件234也避免或最小化与拉动器件238的电流竞争。
[0050]在时刻Ti处，控制电路140使字线信号WL从逻辑高转变为逻辑低。响应于字线信号WL的下降沿，在时刻Ti之后，通过预充电电路210将位线BL和BLB上的信号复位为电压VCH或电压VDD，并且控制信号DHT和DHC被复位为逻辑低。
[0051]与不使拉动器件232和234中的一个无效的列驱动电路相比，通过使会引起与要被写入的数据的逻辑值抗争的电流的拉动器件232和234中的一个无效，列驱动电路200能够更快克服或翻转(flip)位线BL和BLB处的虚拟读取。并且，在图2中描绘的配置不要求信号DHC和DHT具有与位线BL和BLB上的信号相同的电压摆幅。因此，在一些实施例中，当信号DHC和DHT的电压摆幅与位线BL和BLB上的信号的电压摆幅不同时，拉动器件232和234还用作电平转换器，因此省略了附加的电平转换器。
[0052]作为实例引入图3A和3B描述的各个逻辑值。在一些实施例中，作为本领域的普通技术人员，通常会想到与本文公开的原则一致的多种信号的其它逻辑值。
[0053]图4是根据一个或多个实施例的另一不例性列驱动电路400的一部分的不意图。图4中与图2中部件相同的或类似的部件采用了相同的参考标号或编号，因此省略其详细描述。
[0054]列驱动电路400包括:位线BL和BLB;与位线BL和BLB耦合的预充电电路210;与位线BL和BLB耦合的感测放大器220;以及与位线BL和BLB耦合的写入驱动器430。在一些实施例中，位线BL和BLB是与图1中的与存储单元112的列耦合的一对位线BL[0:N]和BLB[0:N]对应的数据线。
[0055]与图2中的写入驱动器230相比，写入驱动器430用拉动器件432替换拉动器件232并且用拉动器件434替换拉动器件234。拉动器件432和434被配置为执行与拉动器件232和234相同的功能。
[0056]拉动器件432包括串联耦合在节点NVDD与位线BL之间的P型晶体管432a和432b。晶体管432b的源极親合于节点NVDD。晶体管432b的漏极親合于晶体管432a的源极。晶体管432a的漏极耦合于位线BL。晶体管432a的栅极耦合于位线BLB。晶体管432b的栅极被配置为接收控制信号DHT。
[0057]拉动器件434包括串联耦合在节点NVDD与位线BLB之间的P型晶体管434a和434b。晶体管434b的源极親合于节点NVDD。晶体管434b的漏极親合于晶体管434a的源极。晶体管434a的漏极耦合于位线BLB。晶体管434a的栅极耦合于位线BL。晶体管434b的栅极被配置为接收控制信号DHC。
[0058]图5是根据一个或多个实施例的另一示例性控制电路500的示意图。在一些实施例中，控制电路500可用于替换图2或图4中的控制电路240。图5中与图2或图4中的部件相同的或类似的部件采用了相同的参考标号或编号，因此省略其详细描述。
[0059]控制电路500被配置为:基于互补写入数据信号WC、写入控制信号WPGB和列选择信号Y_SELB，生成第一控制信号DHT。控制电路500还被配置为:基于写入数据信号WT、写入控制信号WPGB和列选择信号Y_SELB，生成第二控制信号DHC。在一些实施例中，当选择访问位线BL和BLB时，列选择信号Y_SELB为逻辑低值；当不选择访问位线BL和BLB时，该列选择信号为逻辑高。
[0060]控制电路500包括或非门542和544。或非门542包括被配置为分别接收信号WC、WPGB和Y_SELB的三个输入端子。或非门542还包括被配置为输出信号DHT的输出端子。或非门544包括被配置为分别接收信号WT、WPGB和Y_SELB的三个输入端子。或非门544还包括被配置为输出信号DHC的输出端子。此外，或非门542和544与节点NVDDM耦合并且被配置为输出具有从VDDM至VSS的电压摆幅的控制信号DHC和DHT。
[0061 ]图6是根据一个或多个实施例的另一不例性列驱动电路600的一部分的不意图。在一些实施例中，列驱动电路600可用于图1中的列驱动电路130。图6中与图2中的部件相同的或类似的部件采用了相同的参考标号或编号。
[0062]列驱动电路600包括:位线BL ；互补位线BLB ；与位线BL和BLB耦合的预充电电路610;与位线BL和BLB耦合的感测放大器620;以及与位线BL和BLB耦合的写入驱动器630。在一些实施例中，位线BL和BLB是与图1中的与存储单元112的列耦合的一对位线BL[0:N]和BLB[0:N]对应的数据线。
[0063]预充电电路610被配置为:响应于预充电控制信号BLEQ，将位线BL和BLB充电至预充电电压VCH。预充电电路610包括N型晶体管612、614和616。晶体管612耦合在位线BL与BLB之间；晶体管614耦合在位线BL与节点NVCH之间；以及晶体管616耦合在位线BLB与节点NVCH之间。晶体管612、614和616的栅极被配置为接收预充电控制信号BLEQ。节点NVCH被配置为承载预充电电压VCH。
[0064]感测放大器620被配置为:在读取操作期间，检测和放大位线BL和BLB之间的电压差。写入驱动器630被配置为:响应于写入数据信号WC和WT，在写入操作期间将位线BL和BLB设置为不同的电压电平。在一些实施例中，写入驱动器630的一部分被配置为:在读取操作期间与感测放大器620共同工作。在一些实施例中，在读取操作期间，感测放大器620在没有写入驱动器630的帮助的情况下工作。
[0065]写入驱动器630包括拉动器件632、634、636和638以及控制电路640。写入驱动器630还包括各个电压节点NVDD、NVSS和NVSSM。节点NVDD被配置为承载电源电压VDD。节点NVSS被配置为承载参考电压VSS。节点NVSSM被配置为承载另一参考电压VSSM。在一些实施例中，电压VDD的电压电平高于电压VSS的电压电平和电压VSSM的电压电平。在一些实施例中，电压VSS的电压电平不同于电压VSSM的电压电平。在一些实施例中，电压节点NVCH耦合于电压节点NVSS，并且电压VSS的电压电平与电压VCH的电压电平相同。
[0066]拉动器件632耦合在位线BL与电压节点NVSS之间。拉动器件632被配置为响应于控制信号DHC而被激活或无效。例如，当控制信号DHC为逻辑低时，拉动器件632无效；当控制信号DHC为逻辑高时，拉动器件632被激活。拉动器件632还被配置为:当拉动器件632被激活时，基于位线BLB处的信号，将位线BL处的信号拉向参考电压VSS的电压电平。例如，当拉动器件632被激活并且位线BLB处的信号为逻辑高时，拉动器件632将信号拉向参考电压VSS的电压电平。
[0067]拉动器件632包括串联耦合在节点NVSS与位线BL之间的N型晶体管632a和632b。晶体管632a的源极親合于节点NVSS。晶体管632a的漏极親合于晶体管632b的源极。晶体管632b的漏极耦合于位线BL。晶体管632a的栅极耦合于位线BLB。晶体管632b的栅极被配置为接收控制信号DHC。
[0068]拉动器件634耦合在位线BLB与电压节点NVSS之间。拉动器件634被配置为:以与拉动器件632的基于控制信号DHC的操作类似的方式，响应于控制信号DHT而被激活或无效。拉动器件634还被配置为:当拉动器件634被激活时，以与拉动器件632的基于位线BLB处的信号的操作类似的方式，基于位线BL处的信号，将位线BLB处的信号拉向参电压VSS的电压电平。
[0069]拉动器件634包括串联耦合在节点NVSS与位线BLB之间的N型晶体管634a和634b。晶体管634a的源极親合于节点NVSS。晶体管634a的漏极親合于晶体管634b的源极。晶体管634b的漏极耦合于位线BLB。晶体管634a的栅极耦合于位线BL。晶体管634b的栅极被配置为接收控制信号DHT。
[0070]拉动器件636耦合在位线BL与电压节点NVDD之间。拉动器件636被配置为:基于控制信号DHC，将位线BL处的信号拉向电源电压VDD的电压电平。拉动器件636是P型晶体管。晶体管636的源极耦合于节点NVDD。晶体管636的漏极耦合于位线BL。晶体管636的栅极被配置为接收控制信号DHC。
[0071 ]拉动器件638耦合在位线BLB与电压节点NVDD之间。拉动器件638被配置为:基于控制信号DHT，将位线BLB处的信号拉向电源电压VDD的电压电平。拉动器件638是P型晶体管。晶体管638的源极耦合于节点NVDD。晶体管638的漏极耦合于位线BLB。晶体管638的栅极被配置为接收控制信号DHT。
[0072]控制电路640耦合于拉动器件632、634、636和638。控制电路640被配置为:基于互补写入数据信号WC和写入控制信号WPG，生成控制信号DHT。控制电路640还被配置为:基于写入数据信号WT和写入控制信号WPG，生成控制信号DHC。在一些实施例中，当选择位线BL和BLB以用于执行写入操作时，写入控制信号WPG为逻辑高；当未选择位线BL和BLB以用于执行写入操作时，该写入控制信号为逻辑低。
[0073]控制电路640包括与非门642和644。与非门642包括被配置为分别接收信号WT和WPG的两个输入端子。与非门642还包括与晶体管632b和636的栅极耦合并且被配置为输出信号DHC的输出端子。与非门644包括被配置为分别接收信号WC和WPG的两个输入端子。与非门644还包括与晶体管634b和638的栅极親合并且被配置为输出信号DHT的输出端子。
[0074]此外，与非门642和644耦合于节点NVSSM并且被配置为输出具有从VDD至VSSM的第三电压摆幅的控制信号DHC和DHT。另一方面，通过各个拉动器件632、634、636和638将位线BL和BLB拉向VDD或VSS，因此位线BL和BLB具有从VDD至VSSM的第四电压摆幅。因此，当参考电压VSS的电压电平不同于参考电压VSSM的电压电平时，第三电压摆幅也不同于第四电压摆幅。在这种情况下，拉动器件632、634、636和638还用作电平转换器以容纳具有不同电压摆幅的信号。
[0075]在一些实施例中，列驱动电路600是列驱动电路200的逻辑互补变型。除了各个信号的逻辑值反相之外，列驱动电路600的操作类似于列驱动电路200的操作。因此，省略了列驱动电路600的具体操作。
[0076]图7是根据一个或多个实施例的另一不例性列驱动电路700的一部分的不意图。图7中与图6中的部件相同或类似的部件采用了相同的参考标号或编号，因此省略其详细描述。
[0077]列驱动电路700包括:位线BL和BLB;与位线BL和BLB耦合的预充电电路610;与位线BL和BLB耦合的感测放大器620;以及与位线BL和BLB耦合的写入驱动器730。在一些实施例中，位线BL和BLB是与图1中的与存储单元112的列耦合的一对位线BL[0:N]和BLB[0:N]对应的数据线。
[0078]与图6中的写入驱动器630相比，写入驱动器730用拉动器件732替换拉动器件632并且用拉动器件734替换拉动器件634。拉动器件732和734被配置为执行与拉动器件632和634类似的功能。
[0079]拉动器件732包括串联耦合在节点NVSS与位线BL之间的N型晶体管732a和732b。晶体管732b的源极耦合于节点NVSS。晶体管732b的漏极耦合于晶体管732a的源极。晶体管732a的漏极耦合于位线BL。晶体管732a的栅极耦合于位线BLB。晶体管732b的栅极被配置为接收控制信号DHC。
[0080]拉动器件734包括串联耦合在节点NVSS与位线BLB之间的N型晶体管734a和734b。晶体管734b的源极耦合于节点NVSS。晶体管734b的漏极耦合于晶体管734a的源极。晶体管734a的漏极耦合于位线BLB。晶体管734a的栅极耦合于位线BL。晶体管734b的栅极被配置为接收控制信号DHT。
[0081]图8是根据一个或多个实施例的另一示例性控制电路800的示意图。在一些实施例中，控制电路800可用于替换图6或图7中的控制电路640。图8中与图6或图7中的部件相同的或类似的部件采用了相同的参考标号或编号，因此省略其详细描述。
[0082]控制电路800被配置为:基于互补写入数据信号WC、写入控制信号WPG和列选择信号Y_SEL，生成控制信号DHT。控制电路800还被配置为:基于写入数据信号WT、写入控制信号WPG和列选择信号Y_SEL，生成控制信号DHC。在一些实施例中，当选择访问位线BL和BLB时，列选择信号Y_SEL为逻辑高；当不选择访问位线BL和BLB时，该列选择信号为逻辑低。
[0083]控制电路800包括与非门842和844。与非门842包括被配置为分别接收信号WT、WPG和Y_SEL的三个输入端子。与非门842还包括被配置为输出信号DHC的输出端子。与非门844包括被配置为分别接收信号WC、WPG和Y_SEL的三个输入端子。与非门844还包括被配置为输出信号DHT的输出端子。此外，与非门842和844耦合于节点NVSSM并且被配置为输出具有从VDD至VSSM的电压摆幅的控制信号DHC和DHT。
[0084]图9是根据一些实施例的操作列驱动电路的方法900的流程图。在本发明中，基于列驱动电路200的方法描述方法900 ο应当理解，可以在图9描绘的方法900之前、期间和/或之后执行附加的操作，并且可以在此简要描述一些其他的工艺。在一些实施例中，方法900对应于结合图1-8示出的操作列驱动电路200、400、600或700。
[0085]该工艺开始于操作910，其中，通过预充电电路210将诸如位线BL的第一数据线和诸如互补位线BLB的第二数据线充电至预充电电压VCH。
[0086]工艺进行至操作920，其中，响应于第一写入数据信号WT、第二写入数据信号WC和一个或多个写入控制信号WPGB或列选择信号Y_SELB，由控制电路生成第一控制信号DHT和第二控制信号DHC。
[0087]工艺进行至操作930，其中，基于控制信号DHT和DHC，激活第一拉动器件232和第二拉动器件234中的一个拉动器件，并且使第一拉动器件232和第二拉动器件234中的另一个拉动器件无效。
[0088]工艺进行至操作940，其中，基于控制信号DHT和DHC，通过被激活的拉动器件232或234将与被激活的拉动器件232或234相关联的数据线BL和BLB中的对应的数据线处的信号拉动至电压VDD。
[0089]工艺进行至操作950，其中，基于控制信号DHT和DHC，激活第三拉动器件236和第四拉动器件238中的一个拉动器件，并且使第三拉动器件236和第四拉动器件238中的另一个拉动器件无效。
[0090]工艺进行至操作960，其中，基于控制信号DHT和DHC，通过被激活的拉动器件236或238将与被激活的拉动器件236或238相关联的数据线BL和BLB中的另一数据线处的信号拉动至电压VSS。
[0091]工艺进行至操作970，其中，响应于诸如字线信号WL的复位信号的下降沿，控制信号DHT和DHC被设置为逻辑低。因此，响应于复位信号WL，第一拉动器件232和第二拉动器件234都被激活。在一些实施例中，省略了操作970。
[0092]图1OA是根据一些实施例的基于图2中电路实施的列驱动电路的示例性布局设计100A的一部分的布局图。
[0093]布局设计1000A包括分布在两个区域I和II中的各个布局图案。区域I和区域II各自对应于放置单列存储单元。布局设计1000A包括:沿着列方向Y延伸的有源区于布局图案1002和1004;沿着行方向X延伸的多个多晶硅布局图案1012、1014、1016和1018;沿着方向Y延伸的多个多晶硅切割布局图案1022、1024和1026;沿着方向Y延伸的多个导电布局图案1032、1034、1036和1038;以及多个通孔塞布局图案V0。
[0094]有源区域布局图案1002和1004可用于在所得到的存储电路中形成有源区域。多晶硅布局图案1012、1014、1016和1018可用于在所得到的存储电路中形成多晶硅条，基于多晶硅切割布局图案1022、1024和1026，多晶硅条将被部分地修剪。导电布局图案1032、1034、1036和1038可用于在所得到的存储电路中形成诸如位线和互补位线的数据线。通孔塞布局图案VO可用于形成将各个数据线与对应的多晶硅条连接的通孔塞。
[0095]有源区域布局图案1002和多晶硅布局图案1012、1014、1016和1018的一部分以及导电布局图案1032和1034的一部分位于区域I中，并且适用于形成与图2中的拉动器件232和234对应的拉动器件以用于存储单元的列。有源区域布局图案1004和多晶硅布局图案1012、1014、1016和1018的一部分以及导电布局图案1036和1038的一部分在区域II中，并且适用于形成与图2中的拉动器件232和234对应的拉动器件以用于存储单元的另一列。图1OA中未示出布局设计1000A的其它布局图案以免不必要地使布局设计1000A的描述模糊。
[0096]例如，在图1OA的区域I中，多晶硅布局图案1014和有源区域布局图案1002对应于晶体管1042，该晶体管对应于图2中的晶体管232a。多晶硅布局图案1012和有源区域布局图案1002对应于晶体管1044，该晶体管对应于晶体管232b。多晶硅布局图案1016和有源区域布局图案1002对应于晶体管1046，该晶体管对应于晶体管234a。多晶硅布局图案1018和有源区域布局图案1002对应于晶体管1048，该晶体管对应于晶体管234b。在一些实施例中，在所得到的存储电路中，晶体管1042、1044、1046和1048中的每个晶体管以及存储单元中的单个晶体管都具有相同的尺寸。
[0097]在图1OA的区域II中，以与区域I类似的方式布置各个布局图案，并且省略其具体的描述。
[0098]图1OB是根据一些实施例的基于图2中的电路实施的列驱动电路的另一示例性布局设计1000B的一部分的布局图。图1OB中的与图1OA中的部件相同的或类似的部件采用了相同的或类似的参考标号或编号，因此省略其具体描述。
[0099]与布局设计1000A相比，布局设计1000B还包括有源区域布局图案1006和1008以及多晶硅布局图案1052、1054、1056和1058。并且，布局设计1000B中省略了多晶硅切割布局图案1024。布局设计1000B包括分布在区域1、I1、111和IV中的各个布局图案。区域I和区域II各自对应于放置单列存储单元。区域III对应于形成拉动器件232和234以用于与区域I相关的列，并且区域IV对应于形成拉动器件232和234以用于与区域II相关的列。
[0100]有源区域布局图案1002和1004以及多晶硅布局图案1012、1014、1016和1018的一部分以及导电布局图案1032和1034的一部分在区域III中，并且适用于形成与拉动器件232和234对应的拉动器件以用于存储单元的列。有源区域布局图案1006和1008以及多晶硅布局图案1052、1054、1056和1058的一部分以及导电布局图案1036和1038的一部分在区域IV中，并且适用于形成与拉动器件232和234对应的拉动器件以用于存储单元的另一列。图1OB中没有示出布局设计100B的其它布局图案，以免不必要地使布图设计100B的描述模糊。
[0101]例如，在图1OB的区域III中，多晶硅布局图案1014和有源区域布局图案1002和1004对应于晶体管1062，该晶体管对应于图2中的晶体管232a。多晶硅布局图案1012和有源区域布局图案1002和1004对应于晶体管1064，该晶体管对应于晶体管232b。多晶硅布局图案1018和有源区域布局图案1002和1004对应于晶体管1066，该晶体管对应于晶体管234a。多晶硅布局图案1016和有源区域布局图案1002和1004对应于晶体管1068，该晶体管1068对应于晶体管234b。在一些实施例中，在所得到的存储电路中，晶体管1062、1064、1066和1068中的每个晶体管的有效尺寸都是存储单元中的单个晶体管有效尺寸的两倍。
[0102]在图1OB的区域IV中，以与区域III类似的方式布置各个布局图案，并且省略其具体的描述。
[0103]图1lA是根据一些实施例的基于图4中的电路实施的列驱动电路的示例性布局设计1100A的一部分的布局图。图1lA中的与图1OA中的部件相同或类似的部件采用了相同或类似的参考标号或编号，因此省略其具体描述。
[0104]与布局设计1000A相比，在图1lA的区域I中，多晶硅布局图案1012和有源区域布局图案1002对应于晶体管1142，该晶体管对应于图4中的晶体管432a。多晶硅布局图案1014和有源区域布局图案1002对应于晶体管1144，该晶体管对应于晶体管432b。多晶硅布局图案1018和有源区域布局图案1002对应于晶体管1146，该晶体管对应于晶体管434a。多晶硅布局图案1016和有源区域布局图案1002对应于晶体管1048，该晶体管对应于晶体管434b。在一些实施例中，在所得到的存储电路中，晶体管1042、1044、1046和1048中的每个晶体管和存储单元中的单个晶体管都具有相同的尺寸。
[0105]在图1lA的区域II中，以与区域I类似的方式布置各个布局图案，并且省略其具体的描述。
[0106]图1IB是根据一些实施例的基于图4中的电路实施的列驱动电路的另一示例性布局设计1100B的一部分的布局图。图1lB中的与图1OB中的部件相同或类似的部件采用了相同或类似的参考标号或编号，因此省略其具体描述。
[0107]与布局设计1000B相比，在图1lB的区域III中，多晶硅布局图案1012以及有源区域布局图案1002和1004对应于晶体管1162，该晶体管对应于图4中的晶体管432a。多晶硅布局图案1014以及有源区域布局图案1002和1004对应于晶体管1164，该晶体管对应于晶体管432b。多晶硅布局图案1018以及有源区域布局图案1002和1004对应于晶体管1166，该晶体管对应于晶体管434a。多晶硅布局图案1016以及有源区域布局图案1002和1004对应于晶体管1168，该晶体管对应于晶体管434b。在一些实施例中，在所得到的存储电路中，晶体管1162、1164、1166和1168中的每个晶体管的有效尺寸都是存储单元中的单个晶体管有效尺寸的两倍。
[0108]在图1lB的区域IV中，以与区域III类似的方式布置各个布局图案，并且省略其具体的描述。
[0109]根据一个实施例，电路包括第一数据线、第二数据线、第一拉动器件、第二拉动器件、第三拉动器件和第四拉动器件。第一拉动器件位于第一数据线与第一电压之间。第一拉动器件被配置为:响应于第一控制信号而被激活或无效；以及被配置为:当第一拉动器件被激活时，基于第二数据线处的第二信号，将第一数据线处的第一信号拉向第一电压的电压电平。第二拉动器件位于第二数据线与第一电压之间。第二拉动器件被配置为:响应于第二控制信号而被激活或无效；以及被配置为:当第二拉动器件被激活时，基于第一数据线处的第一信号，将第二数据线处的第二信号拉向第一电压的电压电平。第三拉动器件位于第一数据线与第二电压之间。第三拉动器件被配置为:基于第一控制信号，将第一数据线处的第一信号拉向第二电压的电压电平。第四拉动器件位于第二数据线与第二电压之间。第四拉动器件被配置为:基于第二控制信号，将第二数据线处的第二信号拉向第二电压的电压电平。
[0110]根据另一个实施例，电路包括第一数据线、第二数据线、被配置为承载第一电压的第一电压节点、被配置为承载第二电压的第二电压节点和控制电路。电路还包括:串联耦合在第一电压节点与第一数据线之间的第一晶体管和第二晶体管，以及串联耦合在第一电压节点与第二数据线之间的第三晶体管和第四晶体管。第一晶体管的栅极耦合于第二数据线，并且第二晶体管的栅极耦合于控制电路。第三晶体管的栅极耦合于第一数据线，并且第四晶体管的栅极耦合于控制电路。电路还包括耦合在第二电压节点与第一数据线之间的第五晶体管，以及耦合在第二电压节点与第二数据线之间的第六晶体管。第五晶体管的栅极耦合于控制电路。第六晶体管的栅极耦合于控制电路。
[0111]根据另一个实施例，一种驱动第一数据线和第二数据线的方法包括:将第一数据线和第二数据线充电至预定的电压电平。响应于第一写入数据信号、第二写入数据信号以及一个或多个写入控制信号或列选择信号，激活第一拉动器件和第二拉动器件中的一个拉动器件，并且使第一拉动器件和第二拉动器件中的另一个拉动器件无效。第一拉动器件位于第一数据线与被配置为承载第一电压的第一电压节点之间，并其第二拉动器件位于第二数据线与第一电压节点之间。将第一数据线和第二数据线中的与被激活的拉动器件对应的数据线处的信号拉动至第一电压的电压电平。将第一数据线和第二数据线中的与无效的拉动器件对应的另一数据线处的信号拉动至第二电压的电压电平。
[0112]本发明的实施例提供一种电路，包括:第一数据线;第二数据线;第一拉动器件，耦合至所述第一数据线和第一电压，所述第一拉动器件被配置为:响应于第一控制信号而被激活或无效;和当所述第一拉动器件被激活时，基于所述第二数据线处的第二信号，将所述第一数据线处的第一信号拉向所述第一电压的电压电平;第二拉动器件，耦合至所述第二数据线和所述第一电压，所述第二拉动器件被配置为:响应于第二控制信号而被激活或无效;和当所述第二拉动器件被激活时，基于所述第一数据线处的第一信号，将所述第二数据线处的第二信号拉向所述第一电压的电压电平;第三拉动器件，耦合至所述第一数据线和第二电压，所述第三拉动器件被配置为:基于所述第一控制信号，将所述第一数据线处的第一信号拉向所述第二电压的电压电平；以及第四拉动器件，耦合至所述第二数据线和所述第二电压，所述第四拉动器件被配置为:基于所述第二控制信号，将所述第二数据线处的第二信号拉向所述第二电压的电压电平。
[0113]根据本发明的一个实施例，电路还包括:控制电路，被配置为:至少基于写入控制信号和第一写入数据信号，生成所述第一控制信号；以及至少基于所述写入控制信号和第二写入数据信号，生成所述第二控制信号。
[0114]根据本发明的一个实施例，其中，所述控制电路被配置为生成所述第一控制信号和所述第二控制信号，从而使得所述第一控制信号或所述第二控制信号的第一电压摆幅不同于从所述第一电压的电压电平至所述第二电压的电压电平的第二电压摆幅。
[0115]根据本发明的一个实施例，其中，所述控制电路还被配置为:基于列选择信号，生成所述第一控制信号；以及基于所述列选择信号，生成所述第二控制信号。
[0116]根据本发明的一个实施例，其中，所述控制电路包括两个或非门；或所述控制电路包括两个与非门。
[0117]根据本发明的一个实施例，电路还包括:预充电电路，被配置为将所述第一数据线和所述第二数据线充电至预定的电压电平。
[0118]根据本发明的一个实施例，其中，所述预充电电路被配置为接收所述第一电压并且使用所述第一电压的电压电平作为所述预定的电压电平。
[0119]根据本发明的一个实施例，其中，所述第一电压的电压电平高于所述第二电压的电压电平;所述第一拉动器件包括第一 P型晶体管;所述第二拉动器件包括第二 P型晶体管；所述第三拉动器件包括第一N型晶体管；以及所述第四拉动器件包括第二N型晶体管。
[0120]根据本发明的一个实施例，其中，所述第一电压的电压电平低于所述第二电压的电压电平;所述第一拉动器件包括第一 N型晶体管;所述第二拉动器件包括第二 N型晶体管；所述第三拉动器件包括第一P型晶体管；以及所述第四拉动器件包括第二P型晶体管。
[0121]本发明的实施例还提供一种电路，包括:第一数据线;第二数据线;第一电压节点，被配置为承载第一电压;第二电压节点，被配置为承载第二电压;控制电路;第一晶体管和第二晶体管，串联耦合在所述第一电压节点与所述第一数据线之间；第三晶体管和第四晶体管，串联耦合在所述第一电压节点与所述第二数据线之间；第五晶体管，耦合在所述第二电压节点与所述第一数据线之间，所述第五晶体管的栅极耦合于所述控制电路；以及第六晶体管，耦合在所述第二电压节点与所述第二数据线之间，所述第六晶体管的栅极耦合于所述控制电路。
[0122]根据本发明的一个实施例，其中，所述第一晶体管和所述第三晶体管是第一类型的晶体管；以及所述第五晶体管和所述第六晶体管是与所述第一类型不同的第二类型的晶体管。
[0123]根据本发明的一个实施例，其中，所述第二晶体管和所述第四晶体管是所述第一类型的晶体管。
[0124]根据本发明的一个实施例，其中，所述电路具有下列条件之一:所述第一晶体管和所述第三晶体管是P型晶体管，并且所述第五晶体管和所述第六晶体管是N型晶体管；或所述第一晶体管和所述第三晶体管是N型晶体管，并且所述第五晶体管和所述第六晶体管是P型晶体管。
[0125]根据本发明的一个实施例，其中，所述电路具有以下多组的条件中的一组，第一组条件包括:所述第一晶体管的源极耦合至所述第一电压节点；所述第一晶体管的漏极耦合至所述第二晶体管;所述第三晶体管的源极耦合至所述第一电压节点；和所述第三晶体管的漏极耦合至所述第四晶体管;或第二组条件包括:所述第一晶体管的源极耦合至所述第二晶体管;所述第一晶体管的漏极耦合至所述第一数据线;所述第三晶体管的源极耦合至所述第四晶体管;和所述第三晶体管的漏极耦合至所述第二数据线。
[0126]根据本发明的一个实施例，其中，所述控制电路包括:第一逻辑门，具有耦合于所述第二晶体管的栅极和所述第五晶体管的栅极的输出端，所述第一逻辑门被配置为接收写入控制信号和第一写入数据信号；第二逻辑门，具有耦合于所述第二晶体管的栅极和所述第五晶体管的栅极的输出端，所述第二逻辑门被配置为接收所述写入控制信号和第二写入数据信号；以及所述第一逻辑门和所述第二逻辑门均为或非门或均为与非门。
[0127]根据本发明的一个实施例，其中，所述控制电路被配置为:在所述第一逻辑门的输出端生成第一控制信号，并且在所述第二逻辑门的输出端生成第二控制信号；以及所述控制电路被配置为:使得所述第一控制信号或所述第二控制信号的第一电压摆幅不同于从所述第一电压的电压电平至所述第二电压的电压电平的第二电压摆幅。
[0128]根据本发明的一个实施例，电路还包括:预充电电路，被配置为将所述第一数据线和所述第二数据线充电至所述第一电压的电压电平。
[0129]本发明的实施例还提供一种驱动第一数据线和第二数据线的方法，所述方法包括:将所述第一数据线和所述第二数据线充电至预定的电压电平；响应于第一写入数据信号、第二写入数据信号以及一个或多个写入控制信号或列选择信号，激活第一拉动器件和第二拉动器件中的一个拉动器件，并且使所述第一拉动器件和所述第二拉动器件中的另一个拉动器件无效，所述第一拉动器件位于所述第一数据线与被配置为承载第一电压的第一电压节点之间，并且所述第二拉动器件位于所述第二数据线与所述第一电压节点之间；将所述第一数据线和所述第二数据线中的与被激活的拉动器件对应的数据线处的信号拉动至所述第一电压的电压电平；以及将所述第一数据线和所述第二数据线中的与无效的拉动器件对应的另一数据线处的信号拉动至第二电压的电压电平。
[0130]根据本发明的一个实施例，方法还包括:响应于复位信号，激活所述第一拉动器件和所述第二拉动器件。
[0131]根据本发明的一个实施例，其中，第三拉动器件耦合至所述第一数据线和被配置为承载所述第二电压的第二电压节点；第四拉动器件耦合至所述第二数据线和所述第二电压节点；以及拉动与所述无效的拉动器件对应的另一数据线处的信号包括:激活所述第三拉动器件和所述第四拉动器件中的与所述另一数据线对应的拉动器件。
[0132]上面概述了若干实施例的部件，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实现与在此所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。
【主权项】
1.一种电路，包括: 第一数据线； 第二数据线； 第一拉动器件，耦合至所述第一数据线和第一电压，所述第一拉动器件被配置为: 响应于第一控制信号而被激活或无效;和 当所述第一拉动器件被激活时，基于所述第二数据线处的第二信号，将所述第一数据线处的第一信号拉向所述第一电压的电压电平； 第二拉动器件，耦合至所述第二数据线和所述第一电压，所述第二拉动器件被配置为: 响应于第二控制信号而被激活或无效;和 当所述第二拉动器件被激活时，基于所述第一数据线处的第一信号，将所述第二数据线处的第二信号拉向所述第一电压的电压电平；第三拉动器件，耦合至所述第一数据线和第二电压，所述第三拉动器件被配置为:基于所述第一控制信号，将所述第一数据线处的第一信号拉向所述第二电压的电压电平；以及第四拉动器件，耦合至所述第二数据线和所述第二电压，所述第四拉动器件被配置为:基于所述第二控制信号，将所述第二数据线处的第二信号拉向所述第二电压的电压电平。2.根据权利要求1所述的电路，还包括: 控制电路，被配置为: 至少基于写入控制信号和第一写入数据信号，生成所述第一控制信号；以及 至少基于所述写入控制信号和第二写入数据信号，生成所述第二控制信号。3.根据权利要求2所述的电路，其中， 所述控制电路被配置为生成所述第一控制信号和所述第二控制信号，从而使得所述第一控制信号或所述第二控制信号的第一电压摆幅不同于从所述第一电压的电压电平至所述第二电压的电压电平的第二电压摆幅。4.根据权利要求2所述的电路，其中， 所述控制电路还被配置为: 基于列选择信号，生成所述第一控制信号；以及 基于所述列选择信号，生成所述第二控制信号。5.根据权利要求2所述的电路，其中， 所述控制电路包括两个或非门；或 所述控制电路包括两个与非门。6.根据权利要求1所述的电路，还包括: 预充电电路，被配置为将所述第一数据线和所述第二数据线充电至预定的电压电平。7.根据权利要求6所述的电路，其中，所述预充电电路被配置为接收所述第一电压并且使用所述第一电压的电压电平作为所述预定的电压电平。8.根据权利要求1所述的电路，其中， 所述第一电压的电压电平高于所述第二电压的电压电平； 所述第一拉动器件包括第一 P型晶体管； 所述第二拉动器件包括第二 P型晶体管； 所述第三拉动器件包括第一N型晶体管；以及 所述第四拉动器件包括第二 N型晶体管。9.一种电路，包括: 第一数据线； 第二数据线； 第一电压节点，被配置为承载第一电压； 第二电压节点，被配置为承载第二电压； 控制电路； 第一晶体管和第二晶体管，串联耦合在所述第一电压节点与所述第一数据线之间； 第三晶体管和第四晶体管，串联耦合在所述第一电压节点与所述第二数据线之间； 第五晶体管，耦合在所述第二电压节点与所述第一数据线之间，所述第五晶体管的栅极耦合于所述控制电路；以及 第六晶体管，耦合在所述第二电压节点与所述第二数据线之间，所述第六晶体管的栅极耦合于所述控制电路。10.—种驱动第一数据线和第二数据线的方法，所述方法包括: 将所述第一数据线和所述第二数据线充电至预定的电压电平； 响应于第一写入数据信号、第二写入数据信号以及一个或多个写入控制信号或列选择信号， 激活第一拉动器件和第二拉动器件中的一个拉动器件，并且使所述第一拉动器件和所述第二拉动器件中的另一个拉动器件无效，所述第一拉动器件位于所述第一数据线与被配置为承载第一电压的第一电压节点之间，并且所述第二拉动器件位于所述第二数据线与所述第一电压节点之间； 将所述第一数据线和所述第二数据线中的与被激活的拉动器件对应的数据线处的信号拉动至所述第一电压的电压电平；以及 将所述第一数据线和所述第二数据线中的与无效的拉动器件对应的另一数据线处的信号拉动至第二电压的电压电平。
【文档编号】G11C11/414GK105895149SQ201610069877
【公开日】2016年8月24日
【申请日】2016年2月1日
【发明人】杨皓义, 黄家恩, 李政宏, 林耕庆, 杨荣平
【申请人】台湾积体电路制造股份有限公司