存储器及其干扰检测和消除的方法、装置的制造方法
【专利摘要】一种存储器及其干扰检测和消除的方法、装置。所述存储器包括：存储阵列及与所述存储阵列耦接的位线选通电路；选择器，与所述补偿单元所在位线一一对应，适于在控制信号的控制下，将所述位线选通电路的I/O端口与所述补偿单元或所述存储单元所在的位线连通，以控制所述存储器处于工作状态或干扰检测状态。应用所述存储器，可以检测存储器是否存在干扰。
【专利说明】
存储器及其干扰检测和消除的方法、装置
技术领域
[0001]本发明涉及半导体集成电路领域，尤其涉及一种存储器及其干扰检测和消除的方法、装置。
【背景技术】
[0002]随着半导体制造工艺和集成电路设计能力的不断进步，人们已经能够把包括处理器、存储器、模拟电路、接口逻辑甚至射频电路集成到一个芯片上，这就是系统级芯片(System-on-Chip，SoC)。随着数据吞吐量不断上升以及系统低功耗的要求，SoC对存储器的需求越来越大。据预测，将来约90%的硅片面积将被具有不同功能的存储器所占据，嵌入式存储器将成为支配整个SoC的决定性因素。以闪存(flash)、带电可擦可编程只读存储器(Electrically Erasable Programmable Read-Only Memory，EEPR0M)为代表，非挥发性存储器以其掉电不丢失数据的特性而成为嵌入式存储器中不可或缺的重要组成部分，在改善系统性能、提高芯片可靠性、降低成本与功耗等方面都起到了积极的作用。
[0003]图1是现有技术中一种存储阵列的电路结构示意图。如图1所示，全局字线(globalword line) 101和全局源线(global source line) 102贯穿整个存储阵列(array)。所述存储阵列包括若干呈阵列排布的存储单元MO及补偿单元103，所述存储单元MO的数量与所述补偿单元103的数量可以相同，也可以不同。同一行的存储单元MO及补偿单元103分别连接于同一局部字线104及同一局部源线105，同一列的存储单元MO或补偿单元103连接于同一位线(131_0，131_1，13]^(1_0，13]^(1_1)。全局字线101的高电压通过对应的字线选通管引入各局部字线103上，全部源线102的高电压通过对应的源线选通管引入各局部源线105上，各位线(131_0，131_1，13]^(1_0，13]^(1_1)通过相应的位线选通管与列译码电路连接。通过控制相应字线选通管及位线选通管的断开或闭合，选中存储阵列中若干存储单元，实现对EEPROM的读/写/擦除操作。
[0004]在实际应用中，EEPROM的存储阵列通常包括多行多列的存储单元。为了简化图示，在图1所示的EEPROM电路结构中，存储阵列仅包括一行存储单元，全局字线101的高电压通过字线选通管Ml引入该行存储单元的局部字线103上，全局源线102的高电压通过源线选通管M2引入该行存储单元的局部源线104上。字线选通管Ml和源线选通管M2的栅极分别通过使能字线电压信号wl_EN和使能源线电压信号sl_EN控制。
[0005]目前，每次对包含上述存储阵列的存储器执行读操作时，均向全部补偿单元103所在的位线(blpd_0，blpd_l)施加OV电压，由所述补偿单元103对各局部源线进行放电，以降低所述局部源线的电压，进而可以提高读取速度。
[0006]然而，在实际应用中，由于存储器内部或周围环境的影响，常常会对存储器产生干扰，进而影响存储阵列中补偿单元的性能，最终导致存储器的读取速度降低。
【发明内容】
[0007]本发明实施例解决的一个技术问题之一是如何检测存储器是否存在干扰。
[0008]本发明实施例解决的另一个技术问题是如何消除存储器存在的干扰，提高存储器读取速度。
[0009]为解决上述技术问题，本发明实施例提供一种存储器，所述存储器包括:
[0010]存储阵列及与所述存储阵列耦接的位线选通电路;所述存储阵列包括若干呈阵列排布的存储单元及补偿单元，同一行的存储单元及补偿单元分别连接于同一局部源线及同一局部字线，同一列的存储单元或补偿单元连接于同一位线;其中:所述存储单元适于存储数据;所述补偿单元适于在执行读操作时，对所述局部源线进行放电，以降低所述局部源线的电压;所述位线选通电路适于在列选择信号的控制下，选中所述存储阵列中的一列存储单元，以对所选中的存储单元执行相应的操作；
[0011]选择器，与所述补偿单元所在位线一一对应，适于在控制信号的控制下，将所述位线选通电路的I/O端口与所述补偿单元或所述存储单元所在的位线连通，以控制所述存储器处于工作状态或干扰检测状态。
[0012]可选地，所述位线选通电路包括:第一浮栅MOS管以及第二浮栅MOS管;所述第一浮栅MOS管适于在第一控制信号的控制下，将所述位线选通电路的I/O端口与所述存储单元所在的位线连通;所述第二浮栅MOS管适于在第二控制信号的控制下，将所述位线选通电路的I/O端口与所述补偿单元所在的位线连通。
[0013]可选地，所述选择器包括:第三浮栅MOS管;所述第三浮栅MOS管的第一端连接所述第二浮栅MOS管的第二端，第二端连接所述第一浮栅MOS管的第一端，第三端连接第三控制信号输出端。
[0014]可选地，所述第一、第二及第三浮栅MOS管均为N型浮栅MOS管。
[0015]可选地，与各所述补偿单元所在的位线耦接的所述位线选通电路的任意两I/O端口相邻或相间隔。
[0016]本发明实施例还提供了一种存储器的干扰检测方法，适于对上述任一种的存储器进行干扰检测，所述方法包括:
[0017]向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态;检测所述待检测补偿单元所在的位线电流，并根据检测结果判断所述待检测补偿单元是否受到干扰。
[0018]可选地，所述根据检测结果判断所述待检测补偿单元是否受到干扰，包括:
[0019]当所述待检测补偿单元所在的位线电流小于预设电流值时，判定所述待检测补偿单元受到干扰;否则判定所述待检测补偿单元未受到干扰。
[0020]可选地，当所述选择器为浮栅MOS管时，所述向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态，包括:
[0021]向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述浮栅MOS管闭合，所述存储器处于干扰检测状态。
[0022]本发明实施例还提供了一种存储器的干扰消除方法，所述方法包括:
[0023]采用上述任一种的存储器的干扰检测方法进行检测；当检测到所述存储器存在干扰时，对所述存储器执行擦除操作。
[0024]本发明实施例还提供了一种存储器的干扰检测装置，适于对上述任一种的存储器进行干扰检测，所述装置包括:
[0025]控制单元，适于向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态;检测单元，适于检测所述待检测补偿单元所在的位线电流，并根据检测结果判断所述待检测补偿单元是否受到干扰。
[0026]可选地，所述检测单元适于当所述待检测补偿单元所在的位线电流小于预设电流值时，判定所述待检测补偿单元受到干扰;否则判定所述待检测补偿单元未受到干扰。
[0027]可选地，所述控制单元适于当所述选择器为浮栅MOS管时，向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述浮栅MOS管闭合，所述存储器处于干扰检测状
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[0028]本发明实施例还提供了一种存储器的干扰消除装置，所述装置包括:
[0029]干扰检测单元，适于采用上述任一种的存储器的干扰检测装置对所述存储器进行干扰检测;干扰消除单元，适于在所述干扰检测装置检测到所述存储器存在干扰时，对所述存储器执行擦除操作。
[0030]与现有技术相比，本发明实施例的技术方案具有以下有益效果:
[0031]由于选择器可以在控制信号的控制下，将位线选通电路的I/O端口与补偿单元或存储单元所在的位线连通，进而可以控制存储器处于工作状态或干扰检测状态，因此，可以通过控制所述存储器处于干扰检测状态，以此对所述存储器进行干扰检测。
[0032]进一步地，由于所述选择器可以在位线选通电路的I/O端口与所述存储单元所在的位线连通时，在所述列选择信号的控制下，选中对应的所述存储单元所在的位线，也就是说，所述选择器不仅可以控制所述存储器处于工作状态或干扰检测状态，还可以选中相应的存储单元，由此可以简化存储器的结构，使得所述存储器更易于实现。
[0033]在检测到所述存储器存在干扰时，对所述存储器执行擦除操作，可以消除存储器存在的干扰，提高存储器的读取速度。
【附图说明】
[0034]图1是现有技术中一种存储阵列的结构示意图；
[0035]图2是现有技术中一种存储器的结构示意图；
[0036]图3是现有技术中一种存储阵列与位线选通电路的连接示意图；
[0037]图4是本发明实施例中一种存储器的结构示意图；
[0038]图5是本发明实施例中一种存储器的干扰检测方法流程图；
[0039]图6是本发明实施例中一种存储器的干扰检测装置结构示意图。
【具体实施方式】
[0040]图2是一种常见存储器的结构示意图。参照图2，所述存储器包括存储阵列20、行译码电路21、列译码电路22、位选通电路23和读写电路24。
[0041]具体地，存储阵列20包括多个呈矩阵排布的存储单元;行译码电路21适于产生行选择信号，控制存储阵列20中的一行存储单元是否选中，即每个存储行对应由一个行译码电路控制;列译码电路22适于产生列选择信号，控制位选通电路23中的选通管，选中相应的位线(bl_0，bl_l，blpd_0，blpd_l)，以选中存储阵列20中的一列存储单元，每个存储列对应由一个列选择电路控制;读写电路24适于对选中的存储单元进行读操作或写操作。其中，位选通电路23的I/O端口与各位线可以——对应，也可以一 I/O端口对应多个位线。
[0042]目前，图1中示出的存储阵列应用在上述存储器中时，如图3所示，存储单元MO分别通过相应的第一浮栅MOS管103连接位线选通电路23的不同I/O端口(10_0?10_31)，全部补偿单元103所在的位线(blpd_0，blpd_l)分别通过第二浮栅MOS管M4与位线选通电路23的同一I/O端口耦接，S卩I/O’端口。其中，各第一浮栅MOS管M3分别通过相应的控制信号BL0_EN?BL31_EN进行控制，各第二浮栅MOS管M4均通过控制信号BLPD_EN进行控制。
[0043]在对所述存储器执行读操作时，通过相应的控制信号BL0_EN?BL31_EN控制选中其中一个第一浮栅MOS管M3，通过I/O’端口向补偿单元103所在的全部位线(blpd_0，blpd_I)施加OV电压，控制信号BLPD_EN控制各第二浮栅MOS管M4导通，由所述补偿单元103对各局部源线进行放电，以降低所述局部源线在读操作时的电压，增大局部字线和局部源线之间压差，从而在存储单元电流增大时，使得地址输入到数据输出所需要的读时间变短，从而可以提高存储器的读速度。
[0044]在上述存储器中，由于存储器内部或周围环境的影响，常常会对存储器产生干扰，进而影响存储阵列中补偿单元103的下拉能力，最终导致存储器的读取速度降低。因此，需要对存储阵列是否存在干扰进行检测，避免影响存储器的读取速度。然而，由于上述存储器结构上的限制，无法对所述存储器进行干扰检测。
[0045]针对上述问题，本发明实施例提供了一种存储器，在所述存储器中设置有选择器，由于所述选择器可以在控制信号的控制下，将所述位线选通电路的I/O端口与所述补偿单元或所述存储单元所在的位线连通，进而可以控制所述存储器处于工作状态或干扰检测状态，因此，可以通过控制所述存储器处于干扰检测状态，以此对所述存储器进行干扰检测，避免影响存储器的读取速度。
[0046]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细地说明。
[0047]本发明实施例提供了一种存储器，所述存储器包括:存储阵列及与所述存储阵列耦接的位线选通电路。其中，所述存储阵列适于存储数据，所述位线选通电路适于在列选择信号的控制下，选中所述存储阵列中的一列存储单元，以对所选中的存储单元执行相应的操作。具体可以参照上述对图1所示的存储器中，所述存储阵列与位线选通电路之间连接关系的描述，实施本发明实施例中所述存储阵列及位线选通电路。
[0048]除所述存储阵列及所述位线选通电路外，所述存储器还包括:选择器。所述选择器适于在控制信号的控制下，将所述位线选通电路的I/O端口与存储阵列的位线选择性地连通，以控制所述存储器处于工作状态或干扰检测状态。所述选择器的设置与所述存储阵列的具体结构相关。通过在存储器中设置所述选择器，可以在对所述存储器进行干扰检测之前，先通过所述控制信号控制所述选择器，进而控制所述存储器处于干扰检测状态。非干扰检测时，可以通过所述控制信号控制所述选择器，进而控制所述存储器处于工作状态。由此可见，所述选择器的设置，可以使得所述存储器在工作状态及干扰检测状态之间切换，以满足应用的需求。
[0049]需要说明的是，在具体实施中，所述控制信号可以是模拟信号，例如是具体的电压信号或电流信号，也可以是数字信号，通过高低电平区分不同的控制信号，还可以是控制指令。所述控制信号的数量可以为一个，也可以为多个。
[0050]需要说明的是，在具体实施中，所述选择器与所述补偿单元所在位线一一对应。也就是说，一个选择器对应一个补偿单元，由此可以检测该补偿单元是否受到干扰。由此可见，补偿单元的数量决定了选择器的数量，比如，当所述存储器仅包括一个补偿单元时，所述选择器的数量也为I。当所述存储器包括多个补偿单元时，所述选择器的数量也对应的多个。
[0051 ]下面结合所述存储阵列的具体结构，对所述选择器的设置进行详细介绍:
[0052]在具体实施中，参照图4，所述存储阵列包括若干呈阵列排布的存储单元MO及补偿单元M3，同一行的存储单元MO及补偿单元M3分别连接于同一局部源线301及同一局部字线302，同一列的存储单元MO或补偿单元M3连接于同一位线。其中:所述存储单元MO适于存储数据;所述补偿单元M3适于在执行读操作时，对所述局部源线301进行放电，以降低所述局部源线301的电压。
[0053]需要说明的是，在实际应用中，所述存储阵列通常包括多行多列的存储单元。为了简化图示，在图4所示的存储阵列中仅包括I行32列的存储单元，全局字线303的高电压通过字线选通管Ml引入该行存储单元的局部字线302上，全局源线304的高电压通过源线选通管M2引入该行存储单元的局部源线301上。字线选通管Ml和源线选通管M2的栅极分别通过使能字线电压信号wl_EN和使能源线电压信号sl_EN控制。
[0054]在具体实施中，所述补偿单元M3可以为浮栅MOS管。所述浮栅MOS管的栅极耦接所述字线选通管Ml的输出端，也就是局部字线302，源极耦接源线选通管M2的漏极，也就是所述局部源线301，漏极接地。
[0055]在具体实施中，所述存储单元MO的数量与所述补偿单元M3的数量可以相同，也可以不同。例如，存储单元MO的数量与补偿单元M3的数量相同时，每个所述存储单元MO配置一个所述补偿单元M3;存储单元MO的数量与补偿单元M3的数量不同时，多个所述存储单元MO配置一个所述补偿单元M3 ο优选地，存储单元MO的数量与补偿单元M3的数量相同时，补偿单元M3对局部源线301的电压的降压速度快。
[0056]在本发明的一实施例中，所述位线选通电路包括:第一浮栅MOS管M4以及第二浮栅MOS管M5。其中:
[0057]所述第一浮栅MOS管M4适于在第一控制信号(ctrl 1-0?ctrl 1-31)的控制下，将所述位线选通电路的I/O端口与所述存储单元所在的位线(10_0?10_31)连通。所述第一浮栅MOS管M4的第一端连接所述存储单元MO所在的位线，第二端连接所述存储单元MO所在的位线对应的所述位线选通电路的I/O端口，第三端与第一控制信号输出端连接。
[0058]所述第二浮栅MOS管M5适于在第二控制信号ctrl2的控制下，将所述位线选通电路的I/o’端口与所述补偿单元M3所在的位线blpd_0?blpd_31连通。所述第二浮栅MOS管M5的第一端连接所述补偿单元M3所在的位线，第二端连接所述补偿单元M3所在的位线对应的所述位线选通电路的I/O端口，第三端连接第二控制信号Ctrl2的输出端。
[0059]所述选择器可以包括:第三浮栅MOS管M6。所述第三浮栅MOS管M6的第一端连接所述第一浮栅MOS管M4的第二端，第二端连接所述第二浮栅MOS管M5的第一端，第三端连接第三控制信号(ctrl3-0?ctrl3-31)的输出端。
[0060]进一步地，所述第一浮栅MOS管M4，第二浮栅MOS管M5以及第三浮栅MOS管M6均可以为N型浮栅MOS管。此时，所述第一浮栅MOS管M4的源极连接所述存储单元MO所在的位线，即位线bl_0?bl_31中的任一位线，漏极连接所述存储单元MO所在的位线对应的所述位线选通电路的I/O端口，栅极与第一控制信号输出端连接。所述第二浮栅MOS管M5的源极连接所述补偿单元M3所在的位线，S卩blpd_0?blpd_31中的任一位线，漏极连接所述补偿单元M3所在的位线对应的所述位线选通电路的I/O端口，S卩I/O’端口，栅极连接第二控制信号Ctrl2的输出端。所述第三浮栅MOS管M6的源极连接所述第一浮栅MOS管M4的漏极，漏极连接所述第二浮栅MOS管M5的源极，栅极连接第三控制信号(ctrl3-0?ctrl3-31)的输出端。
[0061]需要说明的是，在本发明的实施例中，所述第一控制信号包括多个信号(ctrll-0?ctrl 1-31)，每个第一浮栅MOS管M4对应一第一控制信号。所述第二控制信号ctrl2仅包括一个信号，各第二浮栅MOS管M5均采用同一第二控制信号ctrl2进行控制。所述第三控制信号包括多个控制信号(ctrl3-0?ctrl3-31)，每个ctrl第三浮栅MOS管M6对应一第三控制信号。
[0062]需要说明的是，在具体实施中，所述选择器还可以为其它结构选择电路，具体不受限制，只要所述选择器可以根据控制信号控制所述存储器的状态即可。
[0063]下面以所述补偿单元M3及选择器均为N型浮栅MOS管为例，结合图4，对所述选择器的设置进行详细介绍:
[0064]参照图4，当位线bl_i上的存储单元MO与位线blpd_i上的N型浮栅MOS管M3相对应时，第一浮栅MOS管M4的源极与位线bl_i连接，漏极与所述位线选通电路中与位线bl_i耦接的I/O端口连接，栅极与第一控制信号Ctrll-1的输出端连接。第二浮栅MOS管M5的源极与位线blpd_i连接，漏极与所述位线选通电路中与位线blpd_i親接的I/O’端口连接，栅极与第二控制信号Ctrl-2的输出端连接。第三浮栅MOS管M6的源极与第一浮栅MOS管M4的漏极连接，漏极与所述第二浮栅MOS管M5的源极连接，栅极与第三控制信号Ctrl3-1的输出端连接。其中，31彡i彡0，且i为整数。
[0065]当第一控制信号Ctrll-1及第二控制信号Ctrl2的电压均小于N型浮栅MOS管的阈值电压、且第三控制信号Ctrl3-1的电压大于N型浮栅MOS管的阈值电压时，所述第一浮栅MOS管M4及第二浮栅MOS管M5断开，第三浮栅MOS管M6闭合，所述位线选通电路中与位线bl_i耦接的I/O端口的电流流入位线blpd_i中，即位线blpd_i中产生电流，由此可以通过检测第二浮栅MOS管M5所在位线的电流是否小于预设值，来确定对应的第二浮栅MOS管M5是否受到干扰。比如，当检测到其中一位线的电流小于ΙΟμΑ时，判定位于该位线上的N型第二浮栅MOS管Μ5受到干扰。
[0066]当第一控制信号Ctrl-1的电压及第二控制信号Ctrl2的电压均大于N型浮栅MOS管的阈值电压、且第三控制信号Ctrl-3的电压小于N型浮栅MOS管的阈值电压时，所述第一浮栅MOS管M4及第二浮栅MOS管M5闭合，第三浮栅MOS管M6断开，所述位线选通电路中与位线bI」親接的I/O端口的电流经位线bI」以流入被选中的存储单元所在的位线，与位线blpd_i親接的I/O端口的电流经位线blpd_ii^入各补偿单元，以降低所述局部源线在读操作时的电压，增大局部字线和局部源线之间压差，提高存储器的读速度。
[0067]需要说明的是，在具体实施中，当位线bl_i上的存储单元MO与位线blpd_i上的N型浮栅MOS管M3相对应时，所述N型浮栅MOS管M4的源极可以与位线blpd_i连接，漏极可以与位线bl_( i ± k)连接，栅极与控制信号Ctr I的输出端连接，其中，k为正整数。也就是说，与同一选择器耦接的两位线，并不限制于具有对应关系的存储单元MO及补偿单元M3所在的位线。
[0068]需要说明的是，在所述存储器中，当补偿单元M3所在位线的数量小于存储单元MO所在位线的数量时，与各所述补偿单元M3所在的位线耦接的所述位线选通电路的任意两I/O端口之间可以相邻，也可以间隔一定的I/O端口。具体不受限制。
[0069]为了使本领域技术人员更好地理解和实现本发明的实施例，以下对适用存储器的干扰检测、消除方法和装置进行详细描述。
[0070]参照图5，本发明实施例提供了一种存储器的干扰检测方法，所述方法适于对上述的存储器进行干扰检测，所述方法可以包括如下步骤:
[0071 ]步骤51，向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态。
[0072]在具体实施中，所述控制信号可以是模拟信号，例如是具体的电压信号或电流信号，也可以是数字信号，通过高低电平区分不同的控制信号，还可以是控制指令。所述控制信号的数量可以为一个，也可以为多个。
[0073]当所述选择器为浮栅MOS管时，可以通过向待检测补偿单元对应的所述选择器施加所述控制信号，来控制所述浮栅MOS管闭合，使得所述存储器处于干扰检测状态。
[0074]步骤52，检测所述待检测补偿单元所在的位线电流，并根据检测结果判断所述待检测补偿单元是否受到干扰。
[0075]在具体实施中，可以通过检测待检测补偿单元所在位线的电流是否小于预设值，来确定对应的待检测补偿单元是否受到干扰。当所述待检测补偿单元所在的位线电流小于预设电流值时，判定所述待检测补偿单元受到干扰;否则判定所述待检测补偿单元未受到干扰。其中，所述预设值可以根据实际情况进行设定。比如，当检测到其中一位线的电流小于ΙΟμΑ时，判定位于该位线上的待检测补偿单元受到干扰。
[0076]在本发明的实施例还提供了一种存储器的干扰消除方法(未示出)，所述方法可以在采用上述存储器的干扰检测方法检测到所述存储器存在干扰时，对所述存储器执行擦除操作。在执行擦除操作后，再重新对应所述存储器执行相应的操作。
[0077]参照图6，本发明还提供了一种存储器的干扰检测装置，所述干扰检测装置适于对上述存储器进行干扰检测。所述干扰检测装置包括:控制单元61以及检测单元62。其中:
[0078]所述控制单元61，适于向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态；
[0079]所述检测单元62，适于检测所述待检测补偿单元所在的位线电流，并根据检测结果判断所述待检测补偿单元是否受到干扰。
[0080]在具体实施中，所述检测单元62适于当所述待检测补偿单元所在的位线电流小于预设电流值时，判定所述待检测补偿单元受到干扰;否则判定所述待检测补偿单元未受到干扰。
[0081]在具体实施中，所述控制单元61适于当所述选择器为浮栅MOS管时，向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述浮栅MOS管闭合，所述存储器处于干扰检测状态。
[0082]本发明的实施例还提供了一种存储器的干扰消除装置(未示出)，所述装置可以包括干扰检测单元及干扰消除单元。其中，所述干扰检测单元适于采用上述的存储器的干扰检测装置进行干扰检测。所述干扰消除单元，适于在所述干扰检测装置检测到所述存储器存在干扰时，对所述存储器执行擦除操作。
[0083]通过在检测到所述存储器存在干扰时，对所述存储器执行擦除操作，可以消除存储器存在的干扰，提高存储器的读取速度。
[0084]本领域普通技术人员可以理解上述实施例的各种方法中的全部或部分步骤是可以通过程序来指令相关的硬件来完成，该程序可以存储于一计算机可读存储介质中，存储介质可以包括:R0M、RAM、磁盘或光盘等。
[0085]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种存储器，其特征在于，包括: 存储阵列及与所述存储阵列耦接的位线选通电路;所述存储阵列包括若干呈阵列排布的存储单元及补偿单元，同一行的存储单元及补偿单元分别连接于同一局部源线及同一局部字线，同一列的存储单元或补偿单元连接于同一位线；其中:所述存储单元适于存储数据;所述补偿单元适于在执行读操作时，对所述局部源线进行放电，以降低所述局部源线的电压;所述位线选通电路适于在列选择信号的控制下，选中所述存储阵列中的一列存储单元，以对所选中的存储单元执行相应的操作； 选择器，与所述补偿单元所在位线一一对应，适于在控制信号的控制下，将所述位线选通电路的I/o端口与所述补偿单元或所述存储单元所在的位线连通，以控制所述存储器处于工作状态或干扰检测状态。2.如权利要求1所述的存储器，其特征在于，所述位线选通电路包括:第一浮栅MOS管以及第二浮栅MOS管;所述第一浮栅MOS管适于在第一控制信号的控制下，将所述位线选通电路的I/O端口与所述存储单元所在的位线连通;所述第二浮栅MOS管适于在第二控制信号的控制下，将所述位线选通电路的I/O端口与所述补偿单元所在的位线连通。3.如权利要求2所述的存储器，其特征在于，所述选择器包括:第三浮栅MOS管;所述第三浮栅MOS管的第一端连接所述第二浮栅MOS管的第二端，第二端连接所述第一浮栅MOS管的第一端，第三端连接第三控制信号输出端。4.如权利要求3所述的存储器，其特征在于，所述第一、第二及第三浮栅MOS管均为N型浮栅MOS管。5.如权利要求1-4任一项所述的存储器，其特征在于，与各所述补偿单元所在的位线耦接的所述位线选通电路的任意两I/O端口相邻或相间隔。6.—种存储器的干扰检测方法，适于对权利要求1-5任一项所述的存储器进行干扰检测，其特征在于，包括: 向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态； 检测所述待检测补偿单元所在的位线电流，并根据检测结果判断所述待检测补偿单元是否受到干扰。7.如权利要求6所述存储器的干扰检测方法，其特征在于，所述根据检测结果判断所述待检测补偿单元是否受到干扰，包括: 当所述待检测补偿单元所在的位线电流小于预设电流值时，判定所述待检测补偿单元受到干扰;否则判定所述待检测补偿单元未受到干扰。8.如权利要求6所述的存储器的干扰检测方法，其特征在于，当所述选择器为浮栅MOS管时，所述向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态，包括: 向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述浮栅MOS管闭合，所述存储器处于干扰检测状态。9.一种存储器的干扰消除方法，其特征在于，包括: 采用权利要求6-8任一项所述的存储器的干扰检测方法对所述存储器进行检测； 当检测到所述存储器存在干扰时，对所述存储器执行擦除操作。10.—种存储器的干扰检测装置，适于对权利要求1-5任一项所述的存储器进行干扰检测，其特征在于，包括: 控制单元，适于向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述存储器处于干扰检测状态； 检测单元，适于检测所述待检测补偿单元所在的位线电流，并根据检测结果判断所述待检测补偿单元是否受到干扰。11.如权利要求10所述的存储器的干扰检测装置，其特征在于，所述检测单元适于当所述待检测补偿单元所在的位线电流小于预设电流值时，判定所述待检测补偿单元受到干扰;否则判定所述待检测补偿单元未受到干扰。12.如权利要求10所述的存储器的干扰检测装置，其特征在于，所述控制单元适于当所述选择器为浮栅MOS管时，向待检测补偿单元对应的所述选择器施加所述控制信号，控制所述浮栅MOS管闭合，所述存储器处于干扰检测状态。13.一种存储器的干扰消除装置，其特征在于，包括: 干扰检测单元，适于采用权利要求10-12任一项所述的存储器的干扰检测装置进行干扰检测； 干扰消除单元，适于在所述干扰检测装置检测到所述存储器存在干扰时，对所述存储器执行擦除操作。
【文档编号】G11C16/08GK105895153SQ201610177344
【公开日】2016年8月24日
【申请日】2016年3月25日
【发明人】张勇, 肖军
【申请人】上海华虹宏力半导体制造有限公司