只读存储器及其数据读取方法
【专利摘要】本发明公开了一种只读存储器，包括：存储阵列，多位输出模块和中央控制逻辑电路；各位输出模块为校验位输出模块和非校验位输出模块中的一个；中央控制逻辑电路设置有校验位模块控制信号，校验位模块控制信号输入到各校验位输出模块中且其值根据是否需要输出校验位进行设置；只读存储器在工作模式时，各非校验位输出模块都处于工作模式，当只读存储器需要输出校验位数据时校验位控制信号使各校验位输出模块都处于工作模式，当只读存储器不需要输出校验位数据时，校验位控制信号使各校验位输出模块都处于待机模式。本发明还公开了一种只读存储器的数据读取方法。本发明能降低功耗。
【专利说明】
只读存储器及其数据读取方法
技术领域
[0001]本发明涉及半导体集成电路领域，特别是涉及一种只读存储器(Read-OnlyMemorym，ROM)。本发明还涉及一种只读存储器的数据读取方法。
【背景技术】
[0002]只读存储器是一种只能读取数据的存储器。在晶圆制造过程中，通常将客户提供的数据以一层特制的光罩(Mask)制造在ROM电路中，数据一经写入，便不能再做变更。
[0003]智能卡(SmartCard):内嵌有微芯片的塑料卡的通称。卡内的集成电路包括中央处理器(CPU)、可编程只读存储器(EEPR0M0、随机存储器(RAM)和固化在只读存储器中的卡内操作系统C0S(Chip Operating System) ο
[0004]智能卡中存储在只读存储器的数据一般分为校验位数据和非校验位数据。
[0005]如图1所示，是现有只读存储器的结构示意图；存储阵列，多位输出模块101和中央控制逻辑电路102。存储阵列由多个存储单元103排列形成。图1中的所述输出模块101分别用输出[O]、[I]、[N]、[N+l]、[N+2]和[M]等表示，M表示最高位，N表示O至M-2中的任意一位。各位所述输出模块101中分别包括有一个多路选择器104和一个灵敏放大器105;所述多路选择器104用于在所述存储阵列中选择指定地址的存储单元103所存储的数据，所述灵敏放大器105用于对所选择数据信号进行放大。现有只读存储器在工作模式时，每个时钟周期每个输出模块101都会根据中央控制逻辑电路102的指示输出指定地址的数据。由于现有只读存储器每次读取数据时每个输出模块101都要进行工作，即每个输出模块101都会产生功耗。在类似于智能卡的应用中，ROM的功耗越小越好，因此很有必要减小ROM的功耗。
【发明内容】
[0006]本发明所要解决的技术问题是提供一种只读存储器，能降低功耗。为此，本发明还提供一种只读存储器的数据读取方法。
[0007]为解决上述技术问题，本发明提供的只读存储器包括:存储阵列，多位输出模块和中央控制逻辑电路。
[0008]每一位所述输出模块用于输出一位数据;各位所述输出模块为校验位输出模块和非校验位输出模块中的一个。
[0009]所述中央控制逻辑电路设置有校验位模块控制信号，所述校验位模块控制信号的值根据是否需要输出校验位进行设置，所述校验位控制信号输入到各所述校验位输出模块中。
[0010]只读存储器在工作模式时各所述非校验位输出模块都处于工作模式且各所述非校验位输出模块在每个时钟周期都会根据所述中央控制逻辑电路的指示输出指定地址的非校验位数据。
[0011]所述只读存储器在工作模式时:当所述只读存储器需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都处于工作模式且各所述校验位输出模块在每个时钟周期都会根据所述中央控制逻辑电路的指示输出指定地址的校验位数据；当所述只读存储器不需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都处于待机模式。
[0012]进一步的改进是，所述存储阵列由多个存储单元排列形成，每一个所述存储单元存储一位数据。
[0013]进一步的改进是，各位所述输出模块中分别包括有一个多路选择器，所述多路选择器用于在所述存储阵列中选择指定地址的存储单元所存储的数据。
[0014]进一步的改进是，各位所述输出模块中分别包括有一个灵敏放大器，所述灵敏放大器用于对所选择的数据信号进行放大。
[0015]进一步的改进是，各位所述输出模块中分别包括有一个灵敏放大器，所述灵敏放大器用于对所选择的数据信号进行放大。
[0016]进一步的改进是，所述只读存储器为智能卡芯片中的只读存储器。
[0017]进一步的改进是，各所述校验位输出模块中包括一个与非门和一个非门，所述与非门的两个输入端分别连接所述校验位控制信号和只读存储器内部时钟周期脉冲信号，所述与非门的输出端连接所述非门的输入端，所述非门的输出端输出的时钟周期脉冲信号作为各所述校验位输出模块的内部时钟周期脉冲信号。
[0018]当所述只读存储器需要输出校验位数据时，所述校验位控制信号为1，各所述校验位输出模块的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号。
[0019]当所述只读存储器不需要输出校验位数据时，所述校验位控制信号为0，各所述校验位输出模块的内部时钟周期脉冲信号低电平。
[0020]进一步的改进是，各所述非校验位输出模块的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号。
[0021]为解决上述技术问题，本发明提供的只读存储器的数据读取方法中只读存储器包括:存储阵列，多位输出模块和中央控制逻辑电路。
[0022]每一位所述输出模块用于输出一位数据;各位所述输出模块为校验位输出模块和非校验位输出模块中的一个。
[0023]所述中央控制逻辑电路设置有校验位模块控制信号，所述校验位模块控制信号的值根据是否需要输出校验位进行设置，所述校验位控制信号输入到各所述校验位输出模块中。
[0024]只读存储器在工作模式时进行如下数据读取:
[0025]各所述非校验位输出模块都切换为工作模式，各所述非校验位输出模块在每个时钟周期根据所述中央控制逻辑电路的指示输出指定地址的非校验位数据；
[0026]当所述只读存储器需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都切换为工作模式且各所述校验位输出模块在每个时钟周期都会根据所述中央控制逻辑电路的指示输出指定地址的校验位数据;当所述只读存储器不需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都处于待机模式。
[0027]本发明通过将输出模块按照校验位输出模块和非校验位输出模块进行分类，同时在中央控制逻辑电路设置校验位模块控制信号，校验位模块控制信号的值根据是否需要输出校验位进行设置，只读存储器在工作模式中不需要输出校验位时能使校验位输出模块都处于待机模式，相对于现有技术中只读存储器在工作模式时所有输出模块都需要进行工作并输出相比，本发明由于使校验位输出模块仅在需要输出校验位才工作、不需要校验位时就待机，待机模式相比于工作模式能大大降低输出模块的功耗，最后能降低整个只读存储器的功耗。
【附图说明】
[0028]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0029]图1是现有只读存储器的结构示意图；
[0030]图2是本发明实施例只读存储器的结构示意图；
[0031]图3是本发明较佳实施例中校验位输出模块的校验位控制信号控制部分的电路图。
【具体实施方式】
[0032]如图2所示，是本发明实施例只读存储器的结构示意图；本发明实施例只读存储器只读存储器为智能卡芯片中的只读存储器，本发明实施例只读存储器包括:存储阵列，多位输出模块I和中央控制逻辑电路2。
[0033]存储阵列由多个存储单元3排列而成，每个存储单元3中存储有一位数据。
[0034]每一位所述输出模块I用于输出一位数据;各位所述输出模块I为校验位输出模块1和非校验位输出模块1中的一个。图2中的所述输出模块1分别用输出[0]、[1]、[幻、[奸1]、[N+2 ]和[M]等表示，M表示最高位，N表示O至M-2中的任意一位。各位所述输出模块I中分别包括有一个多路选择器4和一个灵敏放大器5，所述多路选择器4用于在所述存储阵列中选择指定地址的存储单元3所存储的数据;所述灵敏放大器5用于对所选择的数据信号进行放大。
[0035]所述中央控制逻辑电路2设置有校验位模块控制信号，所述校验位模块控制信号的值根据是否需要输出校验位进行设置，所述校验位控制信号输入到各所述校验位输出模块I中。
[0036]只读存储器在工作模式时各所述非校验位输出模块I都处于工作模式且各所述非校验位输出模块I在每个时钟周期都会根据所述中央控制逻辑电路2的指示输出指定地址的非校验位数据。
[0037]所述只读存储器在工作模式时:当所述只读存储器需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块I都处于工作模式且各所述校验位输出模块I在每个时钟周期都会根据所述中央控制逻辑电路2的指示输出指定地址的校验位数据；当所述只读存储器不需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块I都处于待机模式。
[0038]如图3所示，是本发明较佳实施例中校验位输出模块的校验位控制信号控制部分的电路图，较佳为，各所述校验位输出模块I中包括一个与非门6和一个非门7，所述与非门6的两个输入端分别连接所述校验位控制信号和只读存储器内部时钟周期脉冲信号，所述与非门6的输出端连接所述非门7的输入端，所述非门7的输出端输出的时钟周期脉冲信号作为各所述校验位输出模块I的内部时钟周期脉冲信号。
[0039]可以看出:当所述只读存储器需要输出校验位数据时，所述校验位控制信号为I，各所述校验位输出模块I的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号；
[0040]当所述只读存储器不需要输出校验位数据时，所述校验位控制信号为0，各所述校验位输出模块I的内部时钟周期脉冲信号低电平。
[0041]本发明实施例中，各所述非校验位输出模块I的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号。
[0042]本发明实施例只读存储器的数据读取方法的只读存储器为智能卡芯片中的只读存储器，包括:
[0043]存储阵列由多个存储单元3排列而成，每个存储单元3中存储有一位数据。
[0044]每一位所述输出模块I用于输出一位数据;各位所述输出模块I为校验位输出模块1和非校验位输出模块1中的一个。图2中的所述输出模块1分别用输出[0]、[1]、[幻、[奸1]、[N+2 ]和[M]等表示，M表示最高位，N表示O至M-2中的任意一位。各位所述输出模块I中分别包括有一个多路选择器4和一个灵敏放大器5，所述多路选择器4用于在所述存储阵列中选择指定地址的存储单元3所存储的数据;所述灵敏放大器5用于对所选择的数据信号进行放大。
[0045]所述中央控制逻辑电路2设置有校验位模块控制信号，所述校验位模块控制信号的值根据是否需要输出校验位进行设置，所述校验位控制信号输入到各所述校验位输出模块I中。
[0046]只读存储器在工作模式时进行如下数据读取:
[0047]各所述非校验位输出模块I都切换为工作模式，各所述非校验位输出模块I在每个时钟周期根据所述中央控制逻辑电路2的指示输出指定地址的非校验位数据。
[0048]当所述只读存储器需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块I都切换为工作模式且各所述校验位输出模块I在每个时钟周期都会根据所述中央控制逻辑电路2的指示输出指定地址的校验位数据；当所述只读存储器不需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块I都处于待机模式。
[0049]较佳为，如图3所示，各所述校验位输出模块I中包括一个与非门6和一个非门7，所述与非门6的两个输入端分别连接所述校验位控制信号和只读存储器内部时钟周期脉冲信号，所述与非门6的输出端连接所述非门7的输入端，所述非门7的输出端输出的时钟周期脉冲信号作为各所述校验位输出模块I的内部时钟周期脉冲信号;可以看出:
[0050]当所述只读存储器需要输出校验位数据时，所述校验位控制信号为1，各所述校验位输出模块I的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号；
[0051]当所述只读存储器不需要输出校验位数据时，所述校验位控制信号为0，各所述校验位输出模块I的内部时钟周期脉冲信号低电平。
[0052]各所述非校验位输出模块I的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号。
[0053]以本发明实施例一个具体应用到智能卡芯片中的只读存储器为例，该只读存储器用到了 38位输出模块，其中6位输出模块存放的是校验位数据。本发明实施例用校验位模块控制信号控制了这6个输出模块，当不需要校验位输出时，使这6位模块进入待机模式，用来节约功耗。从测试芯片的测试结果来看，在动态功耗最差的硅片条件下(FF Corner，-40摄氏度)，当电源电压1.65V时:
[0054]图1所示的现有结构中每次工作周期38个输出模块都会同时工作，其功耗为:48μΑ/ΜΗζο
[0055]而采用本发明实施例结构后，当6个校验位输出模块会处于待机模式下，其功耗为:42uA/MHz。可以看出，本发明实施例工作在该模式下可以节省12.5 %的功耗。
[0056]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种只读存储器，其特征在于，包括:存储阵列，多位输出模块和中央控制逻辑电路；每一位所述输出模块用于输出一位数据;各位所述输出模块为校验位输出模块和非校验位输出模块中的一个；所述中央控制逻辑电路设置有校验位模块控制信号，所述校验位模块控制信号的值根据是否需要输出校验位进行设置，所述校验位控制信号输入到各所述校验位输出模块中； 只读存储器在工作模式时各所述非校验位输出模块都处于工作模式且各所述非校验位输出模块在每个时钟周期都会根据所述中央控制逻辑电路的指示输出指定地址的非校验位数据； 所述只读存储器在工作模式时:当所述只读存储器需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都处于工作模式且各所述校验位输出模块在每个时钟周期都会根据所述中央控制逻辑电路的指示输出指定地址的校验位数据；当所述只读存储器不需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都处于待机模式。2.如权利要求1所述只读存储器，其特征在于:所述存储阵列由多个存储单元排列形成，每一个所述存储单元存储一位数据。3.如权利要求1或2所述只读存储器，其特征在于:各位所述输出模块中分别包括有一个多路选择器，所述多路选择器用于在所述存储阵列中选择指定地址的存储单元所存储的数据。4.如权利要求1或2所述只读存储器，其特征在于:各位所述输出模块中分别包括有一个灵敏放大器，所述灵敏放大器用于对所选择的数据信号进行放大。5.如权利要求3所述只读存储器，其特征在于:各位所述输出模块中分别包括有一个灵敏放大器，所述灵敏放大器用于对所选择的数据信号进行放大。6.如权利要求1所述只读存储器，其特征在于:所述只读存储器为智能卡芯片中的只读存储器。7.如权利要求1所述只读存储器，其特征在于:各所述校验位输出模块中包括一个与非门和一个非门，所述与非门的两个输入端分别连接所述校验位控制信号和只读存储器内部时钟周期脉冲信号，所述与非门的输出端连接所述非门的输入端，所述非门的输出端输出的时钟周期脉冲信号作为各所述校验位输出模块的内部时钟周期脉冲信号； 当所述只读存储器需要输出校验位数据时，所述校验位控制信号为I，各所述校验位输出模块的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号； 当所述只读存储器不需要输出校验位数据时，所述校验位控制信号为O，各所述校验位输出模块的内部时钟周期脉冲信号低电平。8.如权利要求1所述只读存储器，其特征在于:各所述非校验位输出模块的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号。9.一种只读存储器的数据读取方法，其特征在于，只读存储器包括:存储阵列，多位输出模块和中央控制逻辑电路； 每一位所述输出模块用于输出一位数据;各位所述输出模块为校验位输出模块和非校验位输出模块中的一个；所述中央控制逻辑电路设置有校验位模块控制信号，所述校验位模块控制信号的值根据是否需要输出校验位进行设置，所述校验位控制信号输入到各所述校验位输出模块中； 只读存储器在工作模式时进行如下数据读取: 各所述非校验位输出模块都切换为工作模式，各所述非校验位输出模块在每个时钟周期根据所述中央控制逻辑电路的指示输出指定地址的非校验位数据； 当所述只读存储器需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都切换为工作模式且各所述校验位输出模块在每个时钟周期都会根据所述中央控制逻辑电路的指示输出指定地址的校验位数据；当所述只读存储器不需要输出校验位数据时，所述校验位控制信号使各所述校验位输出模块都处于待机模式。10.如权利要求9所述只读存储器的数据读取方法，其特征在于:所述存储阵列由多个存储单元排列形成，每一个所述存储单元存储一位数据。11.如权利要求9或10所述只读存储器的数据读取方法，其特征在于:各位所述输出模块中分别包括有一个多路选择器，所述多路选择器用于在所述存储阵列中选择指定地址的存储单元所存储的数据。12.如权利要求9或10所述只读存储器的数据读取方法，其特征在于:各位所述输出模块中分别包括有一个灵敏放大器，所述灵敏放大器用于对所选择的数据信号进行放大。13.如权利要求11所述只读存储器的数据读取方法，其特征在于:各位所述输出模块中分别包括有一个灵敏放大器，所述灵敏放大器用于对所选择的数据信号进行放大。14.如权利要求9所述只读存储器的数据读取方法，其特征在于:所述只读存储器为智能卡芯片中的只读存储器。15.如权利要求9所述只读存储器的数据读取方法，其特征在于:各所述校验位输出模块中包括一个与非门和一个非门，所述与非门的两个输入端分别连接所述校验位控制信号和只读存储器内部时钟周期脉冲信号，所述与非门的输出端连接所述非门的输入端，所述非门的输出端输出的时钟周期脉冲信号作为各所述校验位输出模块的内部时钟周期脉冲信号； 当所述只读存储器需要输出校验位数据时，所述校验位控制信号为I，各所述校验位输出模块的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号； 当所述只读存储器不需要输出校验位数据时，所述校验位控制信号为0，各所述校验位输出模块的内部时钟周期脉冲信号低电平。16.如权利要求9所述只读存储器的数据读取方法，其特征在于:各所述非校验位输出模块的内部时钟周期脉冲信号为所述只读存储器内部时钟周期脉冲信号。
【文档编号】G11C17/18GK105895162SQ201610191833
【公开日】2016年8月24日
【申请日】2016年3月30日
【发明人】潘炯
【申请人】上海华虹宏力半导体制造有限公司