存储器的制造方法

存储器的制造方法
【专利摘要】本发明实施例提供了存储器，该存储电路包括存储单元，以及控制该存储单元读写的字线和位线；时钟电路输出预充电控制信号，以及字线WL信号，WL信号用于启动字线；预充电电路在预充电控制信号的控制下，向该存储电路的位线输入预充电信号，该预充电信号用于使该位线处于预充电状态；测试电路与时钟电路连接，用于在测试信号的控制下延迟预充电控制信号的上升沿或下降沿，使得位线在字线在启动之后的第一时长中保持预充电状态；读取电路用于读取数据；确定电路用于根据从位线读取的数据与存储单元预先存储的数据是否相同，确定存储单元是否存在缺陷。因此，本发明实施例能够实现对存储电路中的有弱缺陷的存储单元的筛选。
【专利说明】
存储器
技术领域
[0001] 本发明设及集成电路领域，并且更具体的，设及集成电路领域中的存储器。
【背景技术】
[0002] 静态随机存取存储器（Static Random Accessible Memoir ,SRAM)的基本组成部 分为SRAM存储单元。一个SRAM存储单元对应I个比特单元(bitcell) dSRAM存储器中的一个 SRAM存储单元一般由两个交叉禪合反相器和两个传输晶体管组成。反相器一般由两个晶体 管组成，也就是说一个SRAM存储单元中设有六个晶体管。
[0003] 存储单元中具有六个晶体管，导致一个比特单位需要占用较大空间。而SRAM存储 器在制作时为了提高SRAM存储器的存储密度，要求在尽可能小的面积中集成最多的存储单 元，由于单位面积中的晶体管的数量很多，受半导体制作工艺水平的限制，存储器中的存储 单元存在缺陷的可能性比较大。有了缺陷的忍片，要通过筛选来识别缺陷，规避使用有缺陷 的存储单元和相关电路。
[0004] 在业界，一般通过算法、溫度、电压加压力来筛选有缺陷的忍片。但有些弱缺陷，比 如渗杂浓度不理想、晶格结构不规则、忍片形状有缺陷等原因造成的缺陷，对传统的算法、 电压和溫度的压力不敏感，导致具有弱缺陷的存储单元不能被识别，运给后期的产品使用 带来很大的风险。

【发明内容】

[0005] 本发明实施例提供了存储器，该存储器能够筛选出该存储器中具有弱缺陷的存储 电路。
[0006] 第一方面，本发明实施例提供了一种存储器，该存储器包括存储电路、时钟电路、 预充电电路、测试电路、读取电路和确定电路，
[0007] 所述存储电路包括存储单元，W及控制所述存储单元读写的字线和位线；
[000引所述时钟电路接收时钟信号，并在所述时钟信号的控制下输出预充电控制信号， W及字线WL信号，所述WL信号用于启动字线；
[0009] 所述预充电电路在所述预充电控制信号的控制下，向所述存储电路的位线输入预 充电信号，所述预充电信号用于使所述位线处于预充电状态；
[0010] 所述测试电路与所述时钟电路连接，用于接收第一测试信号，并在所述第一测试 信号的控制下延迟所述预充电控制信号的上升沿或下降沿，使得所述位线在所述字线在启 动之后的第一时长中保持预充电状态；
[0011] 所述读取电路用于在所述第一时长结束之后从所述位线读取数据；
[0012] 所述确定电路用于将所述读取电路读取的数据与所述存储单元预先存储的数据 进行匹配，若所述读取电路读取的数据与所述存储单元预先存储的数据相同，则所述确定 电路发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述 读取电路读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二指示 信息，所述第二指示信息用于指示所述存储单元存在缺陷。
[0013] 本发明实施例通过在存储器中加入测试电路，能够延迟预充电控制信号的上升沿 或下降沿，使得位线在字线在启动之后的第一时长中保持预充电状态。本发明实施例通过 劣化预充电信号和WL信号的时序，使存储电路中具有弱缺陷的存储单元中存储的值改变， 从而识别出存储电路中具有弱缺陷的存储单元。
[0014] 在一种可能的实现方式中，所述存储单元为SRAM存储单元，所述位线包括第一位 线和第二位线，
[0015] 所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其 中，第一反相器和第二反相器交叉禪合，所述第一传输管位于所述第一位线与所述第一反 相器之间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的 栅极和所述第二传输管的栅极均与所述WL连接；
[0016] 所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和 第一 N沟道金属氧化物半导体NMOS晶体管，所述第一 PMOS晶体管与电源连接，所述第一 NMOS 晶体管与地线连接，所述第一 PMOS晶体管与所述第一 NMOS晶体管连接于所述第一存储节 占 y、、、
[0017] 所述第二反相器包括第二存储节点、第二PMOS晶体管和第二醒OS晶体管，所述第 二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述 第二NMOS晶体管连接于所述第二存储节点，
[0018] 所述第一 PMOS晶体管的栅极和所述第一醒OS晶体管的栅极连接于所述第二存储 节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节 点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所 述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中 存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
[0019] 所述读取电路具体用于：在所述第一时长结束之后从所述第一位线读取第一数 据，从所述第二位线读取第二数据；
[0020] 所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进 行匹配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配;若所述第一存 储节点预先存储的数据为0,所述第一数据为1，则所述第二指示信息用于指示所述第一 NMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为0,所述第二数据为1，则所 述第二指示信息用于指示所述第二NMOS晶体管存在缺陷。
[0021] 在一种可能的实现方式中，所述测试电路包括开关，所述第一测试信号控制所述 开关，使得在第二时长中延迟所述预充电控制信号的上升沿或下降沿。
[0022] 例如，在第一测试信号为高电平时，开关可W处于打开的状态，运时，测试电路能 够增加所述第一预充电信号和所述第二预充电信号处于高电平的时间。当第一测试信号为 低电平时，开关可W处于关闭状态，运时，测试电路不会接入到时钟电路中。
[0023] 在一种可能的实现方式中所述测试电路还包括第一负载模块，所述时钟电路与所 述测试电路连接于第一节点，所述开关位于所述第一节点和所述第一负载模块之间。
[0024] 运样，测试电路可W采用与预充电模块并联的方式接入到存储器中，进一步使存 储器在现有的存储器忍片结构的基础上改动较小。
[0025] 在一种可能的实现方式中，所述预充电电路包括第=晶体管、第四晶体管和第五 晶体管，所述第=晶体管、所述第四晶体管和所述第五晶体管的栅极均与所述第二输入端 连接，所述第=晶体管位于电源与所述第=输出端之间，所述第四晶体管位于电源与所述 第四输出端之间，所述第五晶体管位于所述第=输出端与所述第四输出端之间。
[0026] 该预充电电路能够将预充电信号同时输出至存储器中的第一位线(bit line,BU 与第二化上，并保持第一化与第二化的电位相同。
[0027] 在一种可能的实现方式中，所述第=晶体管、所述第四晶体管和所述第五晶体管 均为PMOS晶体管。
[00巧]在一种可能的实现方式中，所述开关为传输口（transmission gate,TG)开关。
[0029] 本发明实施例的存储器中，TG开关为一个PMOS晶体管和一个N沟道金属氧化物半 导体晶体管组成，TG开关能够更可靠的实现测试信号对负载模块的控制。
[0030] 在一种可能的实现方式中，所述第一时长大于第一时间阔值并且小于第二时间阔 值，所述第二时间阔值大于所述第一时间阔值。
[0031] 如果第二时长的持续时间过长，有可能将没有缺陷的存储电路筛选为有缺陷的存 储电路，如果第二时长的持续时间过短，很可能不会将有弱缺陷的存储电路筛选出来。
[0032] 在一种可能的实现方式中，所述负载模块包括至少一个与电源连接的第六晶体管 和/或至少一个与地线连接的第屯晶体管。
[0033] 本发明实施例中，负载模块的负载还可W为电容或电阻。不同的负载能够实现对 预充电控制信号的上升沿或下降沿不同大小的延迟。
[0034] 在一种可能的实现方式中，所述存储器还包括弱下拉电路，所述弱下拉电路与所 述位线连接，用于输入第二测试信号，并在所述第二测试信号的控制下将所述弱下拉电路 接入所述存储电路；
[0035] 所述读取电路还用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取 所述存储单元存储的数据；
[0036] 所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读 取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接 入所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发 出第=指示信息，所述第=指示信息用于指示所述存储单元没有存在缺陷；若所述读取电 路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据 不同，则所述确定电路发出第四指示信息，所述第四指示信息用于指示所述存储单元存在 缺陷。
[0037] 本发明实施例通过在存储器中加入弱下拉电路，当弱下拉电路接入到存储电路中 时，如果存储电路中的存储单元在弱缺陷，则该存储单元中中存储的值会发生改变，从而实 现对存储电路中的具有弱缺陷的存储单元的筛选。
[0038] 在一种可能的实现方式中，所述存储单元为SRAM存储单元，所述位线包括第一位 线和第二位线，
[0039] 所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其 中，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述 第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所 述WL连接；
[0040]所述第一反向器包括第一存储节点、第一 P沟道金属氧化物半导体PMOS晶体管和 第一 N沟道金属氧化物半导体NMOS晶体管，所述第一 PMOS晶体管与电源连接，所述第一 NMOS 晶体管与地线连接，所述第一 PMOS晶体管与所述第一 NMOS晶体管连接于所述第一存储节 占 y、、、
[0041 ]所述第二反相器包括第二存储节点、第二PMOS晶体管和第二醒OS晶体管，所述第 二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述 第二NMOS晶体管连接于所述第二存储节点，
[0042] 所述第一 PMOS晶体管的栅极和所述第一醒OS晶体管的栅极连接于所述第二存储 节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节 点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所 述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中 存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
[0043] 所述弱下拉电路包括第二负载模块和第=负载模块，所述第二负载模块与所述第 一位线连接，所述第=负载模块与第二位线连接；
[0044] 所述读取电路具体用于:在所述第二负载模块和所述第=负载模块接入所述存储 电路之后，从所述第一位线读取第=数据，从所述第二位线读取第四数据；
[0045] 所述确定电路具体用于将所述第=数据与所述第一存储节点预先存储的数据进 行匹配，或将所述第四数据与所述第二存储节点预先存储的数据进行匹配；
[0046] 若所述第一存储节点预先存储的数据为1，所述第=数据为0,则所述第四指示信 息用于指示所述第一 PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所 述第四数据为0,所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。
[0047] 在一种可能的实现方式中，所述第一负载为至少一个第六晶体管，所述第二负载 为至少一个第屯晶体管。
[0048] 本发明实施例中，弱下拉电路中负载的阻性越大，弱下拉电路的下拉能力越弱，弱 下拉电路中的电阻越小，弱下拉电路的下拉能力越强。运里，可W通过调整弱下拉电路中的 负载的大小，确定合适的弱下拉电路的下拉强度。
[0049] 第二方面，本发明实施例提供了一种存储器，包括:存储电路、弱下拉电路、读取电 路和确定电路，
[0050] 所述存储电路包括存储单元，W及控制所述存储单元读写的位线；
[0051] 所述弱下拉电路与所述位线连接，用于输入测试信号，并在所述测试信号的控制 下将所述弱下拉电路接入所述存储电路；
[0052] 所述读取电路用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所 述存储单元存储的数据；
[0053] 所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读 取的数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接 入所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发 出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取电 路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据 不同，则所述确定电路发出第二指示信息，所述第二指示信息用于指示所述存储单元存在 缺陷。
[0054] 本发明实施例通过在存储器中加入弱下拉电路，当弱下拉电路接入到存储电路中 时，如果存储电路中的存储单元在弱缺陷，则该存储单元中中存储的值会发生改变，从而实 现对存储电路中的具有弱缺陷的存储单元的筛选。
[0055] 在一种可能的实现方式中，所述存储单元为SRAM存储单元，所述位线包括第一位 线和第二位线，
[0056] 所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其 中，所述第一传输管位于所述第一位线与所述第一反相器之间，所述第二传输管位于所述 第二位线与所述第二反相器之间，所述第一传输管的栅极和所述第二传输管的栅极均与所 述WL连接；
[0057] 所述第一反向器包括第一存储节点、第一P沟道金属氧化物半导体PMOS晶体管和 第一 N沟道金属氧化物半导体NMOS晶体管，所述第一 PMOS晶体管与电源连接，所述第一 NMOS 晶体管与地线连接，所述第一 PMOS晶体管与所述第一 NMOS晶体管连接于所述第一存储节 占 y、、、
[005引所述第二反相器包括第二存储节点、第二PMOS晶体管和第二醒OS晶体管，所述第 二PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述 第二NMOS晶体管连接于所述第二存储节点，
[0059] 所述第一 PMOS晶体管的栅极和所述第一醒OS晶体管的栅极连接于所述第二存储 节点，所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节 点，所述第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所 述第二位线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中 存储的数据，所述第二存储节点的电位值表示所述第二反相器中存储的数据；
[0060] 所述弱下拉电路包括第一负载模块和第二负载模块，所述第一负载模块与所述第 一位线连接，所述第二负载模块与第二位线连接；
[0061] 所述读取电路具体用于:在所述第一负载模块和所述第二负载模块接入所述存储 电路之后，从所述第一位线读取第一数据，从所述第二位线读取第二数据；
[0062] 所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进 行匹配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配；
[0063] 若所述第一存储节点预先存储的数据为1，所述第一数据为0,则所述第二指示信 息用于指示所述第一 PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所 述第二数据为0,则所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。
[0064] 在一种可能的实现方式中，所述第一负载为至少一个第=晶体管，所述第二负载 为至少一个第四晶体管。本发明实施例中，弱下拉电路中负载的阻性越大，弱下拉电路的下 拉能力越弱，弱下拉电路中的电阻越小，弱下拉电路的下拉能力越强。运里，可W通过调整 弱下拉电路中的负载的大小，确定合适的弱下拉电路的下拉强度。
【附图说明】
[0065] 为了更清楚地说明本发明实施例的技术方案，下面将对本发明实施例中所需要使 用的附图作简单地介绍，显而易见地，下面所描述的附图仅仅是本发明的一些实施例，对于 本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可W根据运些附图获得其他 的附图。
[0066] 图1是存储单元阵列的示意性结构图。
[0067] 图2是SRAM存储单元的示意性结构图。
[0068] 图3是本发明实施例的一个存储器示意性结构图。
[0069] 图4是本发明实施例的另一个存储器示意性结构图。
[0070] 图5是本发明实施例的一个存储器的预充电电路的示意性结构图。
[0071] 图6是本发明实施例的一个存储器的字线WL信号和预充电NPRE信号的示意性时序 图。
[0072] 图7是本发明实施例的一个存储器的测试电路和预充电延迟模块的示意性结构 图。
[0073] 图8是本发明实施例的另一个存储器的字线WL信号和预充电NPRE信号的示意性时 序图。
[0074] 图9是本发明实施例的另一个存储器示意性结构图。
[0075] 图10是本发明实施例的另一个存储器的弱下拉电路的示意性结构图。
【具体实施方式】
[0076] 下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完 整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部实施例。基于本发 明中的实施例，本领域普通技术人员在没有做出创造性劳动的前提下所获得的所有其他实 施例，都应属于本发明保护的范围。
[0077] 图1是SRAM存储单元阵列的示意图的一例。图1示出的SRAM存储单元阵列包含2N个 位线和M个字线，其中M和N为自然数。图1示出的SRAM存储单元的个数为MX N。
[0078] 每一个存储单元与两个位线(bit line,BL)和一个字线(word line,WL)相连。例 如，为图1所示，位线1、位线2和字线1之间的SRAM存储单元为存储单元AdM个字线可W与行 译码器连接，行译码器可W根据地址使一行字线有效从而启动其中一行字线。位线可W与 列译码器和列电路连接，列电路可W包括放大器或缓冲器，用来检测位线上的数据，列译码 器控制在列电路中的一个多路开关，用来在该行中选出与要存取数据的SRAM存储单元相连 的位线。
[0079] 图2是SRAM存储单元的示意性结构图。图2中的位线化和瓦T分别为图1中的存储单 元两侧的位线。运里，电源可W为表示为Vdd，地线可W表示为Gnd。
[0080] SRAM存储单元包括第一反相器145、第二反相器144、第一传输管Ms和第二传输管 Ms，其中，所述第一传输管Ms位于所述位线化与所述第一反相器145之间，所述第二传输管Ms 位于所述位线現;与所述第二反相器144之间，所述第一传输管Ms的栅极和所述第二传输管 Ms的栅极均与所述WL连接。第一传输管Ms和第二传输管Ms均为N沟道金属氧化物半导体(N- channel Metal Oxide Semiconductor,NMOS)晶体管。
[0081 ]所述第一反向器145包括存储节点Q、第一 P沟道金属氧化物半导体（P-channel Metal Oxide Semiconductor,PMOS)晶体管M3和第一NMOS晶体管Ml,所述第一PMOS晶体管M3 与Vdd连接，所述第一 NMOS晶体管Ml与Gnd连接，所述第一 PMOS晶体管M3与所述第一 NMOS晶体 管化连接于所述存储节点Q。
[0082] 所述第二反相器144包括存储节点巧、第二PMOS晶体管M4和第二NMOS晶体管M2，所 述第二PMOS晶体管M4与Vdd连接，所述第二醒OS晶体管M2与Gnd连接，所述第二PMOS晶体管M4 和所述第二NMOS晶体管M2连接于所述存储节点巧。
[0083] 所述第一 PMOS晶体管M3的栅极和所述第一 NMOS晶体管化的栅极连接于所述存储节 点Q，所述第二PMOS晶体管M4的栅极和所述第二NMOS M2晶体管的栅极连接于所述存储节点 Q，所述第一传输管Ms位于所述位线化与所述存储节点Q之间，所述第二传输管Ms位于所述位 线面;与所述存储节点尽之间，所述存储节点Q的电位值表示所述第一反相器145中存储的 数据，所述存储节点Q的电位值表示所述第二反相器144中存储的数据。
[0084] 运里，第一反相器和第二反相器交叉禪合，用来保持数据的状态。Mi和M2也称为下 拉(pull down)管，M3和M4也称为上拉(pull up)管。
[0085] 进行读操作时，与SRAM存储单元连接的两个位线可W预先被置于一个已知的电平 值，运个过程称为预充电，运时位线的状态称为预充电状态。预充电结束之后，启动与该 SRAM存储单元连接的字线，此时位线上的值完全取决于与该位线连接的SRAM存储单元中的 存储节点存储的值。然后通过灵敏放大器来放大位线上的电平值，从而列电路能够读取 SRAM存储单元中的存储节点存储的值。
[00化]例如，日面;预充电之后为高电平，当预充电过程结束并且字线启动时，传输管Ms 和传输管Ms导通。当化被下拉为低电平时，表明Q的值为〇，Q的值为1，列电路读出的值为0。 当IE被下拉为低电平时，表明Q的值为1，Q的值为0，列电路读出的值为1。
[0087] 图3示出了本发明实施例提供的一种存储器100,该存储器100包括存储电路14、时 钟电路11、预充电电路12、测试电路13、读取电路15和确定电路16。
[0088] 所述存储电路包括存储单元141，W及控制所述存储单元141读写的字线WL和位 线。
[0089] 所述时钟电路11接收时钟信号，并在所述时钟信号的控制下输出预充电控制信 号，W及字线WL信号，所述WL信号用于启动字线。
[0090] 所述预充电电路12在所述预充电控制信号的控制下，向所述存储电路14的位线输 入预充电信号，所述预充电信号用于使所述位线处于预充电状态。
[0091] 所述测试电路13与所述时钟电路11连接，用于接收测试信号，并在所述测试信号 的控制下延迟所述预充电控制信号的上升沿或下降沿，使得所述位线在所述字线在启动之 后的第一时长中保持预充电状态。
[0092] 所述读取电路15用于在所述第一时长结束之后从所述位线读取数据。该读取电路 15例如可W为上述图1中所述的列电路和灵敏放大器。
[0093] 所述确定电路16用于将所述读取电路15读取的数据与所述存储单元预先存储的 数据进行匹配，若所述读取电路读取的数据与所述存储单元预先存储的数据相同，则所述 确定电路发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若 所述读取电路读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二 指示信息，所述第二指示信息用于指示所述存储单元存在缺陷。
[0094]时钟电路11可W包括第一输入端、第一输出端和第二输出端，第一输入端用于输 入时钟信号，第一输出端用于输出预充电控制信号，第二输出端用于输出WL信号，输入的WL 信号用于启动字线。
[00M]预充电电路12包括第二输入端和第=输出端，第二输入端用于接收第一输出端输 出的预充电控制信号，第=输出端用于输出预充电信号，预充电信号可W将位线预先置于 一个已知的电平值。
[0096] 本发明实施例通过在存储器中加入测试电路，能够延迟预充电控制信号的上升沿 或下降沿，使得位线在字线在启动之后的第一时长中保持预充电状态。本发明实施例通过 劣化预充电信号和WL信号的时序，使存储电路中具有弱缺陷的存储单元中存储的值改变， 从而识别出存储电路中具有弱缺陷的存储单元。
[0097] 在本发明实施例中，存储电路14可W包括SRAM的存储单元、动态随机存取存储器 (Dynamic Random Access Memoir, DRAM)的 ITlC 存储单元、只读存储器（read-only memory ,ROM)存储单元或者闪存(Flash)存储单元。本发明实施例W存储电路14为图2所示 的SRAM的6T存储单元为例进行描述。
[0098] 图4示出了本发明实施例中的SRAM存储器200的示意性结构图，该存储器包括存储 电路、时钟电路、预充电电路、测试电路、读取电路和确定电路，图4中仅仅示出了存储电路、 时钟电路、预充电电路和测试电路的示意性框图，该存储器200中的读取电路和确定电路如 上述图3所述读取电路与位线化和面：连接，确定电路与读取电路连接。
[0099] 图4所示的存储器中的时钟电路包括预充电延迟模块1110和字线电路模块1120。 预充电延迟模块1110的输出端为上述第一输出端，字线电路模块1120的输出端为上述第二 输出端。预充电延迟模块1110与测试电路13和预充电电路12连接，字线电路模块1120与WL 连接。
[0100] 预充电延迟模块1110通过第一输出端输出预充电控制信号，并将预充电控制信号 通过第二输入端输入至预充电电路12。字线电路模块通过第二输出端输出WL信号，并将WL 信号通过SRAM存储单元的第四输入端输出至所述SRAM存储单元对应的WL。
[0101] 预充电电路12与化和远:连接，用于在第S输出端输出第一预充电信号，在第四输 出端输出第二预充电信号，并将该第一预充电信号通过SRAM存储单元的第五输入端输出至 SRAM存储单元对应的化，将该第二预充电信号通过SRAM存储单元的第六输入端输出至该 SRAM存储单元对应的瓦：。即本发明实施例通过预充电电路12将预充电延迟模块1110输出 的预充电控制信号输出为两路预充电信号，并分别将两路预充电信号输出至BL和盈：，可W 将化和:瓦预充电至高电平。
[0102] 可选的，预充电电路包括第=晶体管、第四晶体管和第五晶体管，第=晶体管、第 四晶体管和第五晶体管的栅极均与第二输入端连接，第=晶体管位于电源与所述第=输出 端之间，第四晶体管位于电源与第四输出端之间，第五晶体管位于第=输出端与第四输出 端之间。
[0103] 作为一例，预充电电路可W为图5所示，预充电电路分别和化和豆!连接。预充电电 路包括PMOS晶体管M?、PMOS晶体管Ms和PMOS晶体管M9，M?、Ms和M9的栅极均输入预充电控制信 号，例如可W为低电平的预充电（Negative Precharge，NPRE)信号，即M7、Ms和M9均由NPRE信 号控制。M?位于Vdd与化之间，Ms位于Vdd与化之间，Mg位于化与化之间。当NPRE信号为低电平 时，M7、M8和M9均为导通状态，此时，化与函:上的预充电信号均为高电平，可W将化与瓦:预 充电至高电平。
[0104] 该预充电电路能够同时将BL与瓦预充电至高电平，并保持BL与瓦的电位相同。
[0105] 可W理解，本发明实施例不限于使用图5所示的预充电电路。能实现图5所述的预 充电电路的预充电功能的所有电路都落在本发明的保护范围之内。
[0106] 图6示出了 SRAM存储器正常读工作时，时钟电路11输出的WL信号和NPRE信号的时 序图。显然，在一个时序周期内，NPRE信号的上升的时刻ti早于WL信号的上升的时刻t2，NPRE 信号的下降的时刻t3晚于WL信号的下降的时刻t4。即在NPRE为高电平的时间段中WL-定为 高电平，即NPRE信号能够包住WL信号。运样，能够在位线预充电结束后启动字线。
[0107] 当WL信号和NPRE信号的时序如图6所示时，在to时刻之后，NPRE信号为低电平，预 充电电路中的M?、Ms和Ms导通，化与面:均为高电平，就可W完成对化与迈:的预充电。
[010引在ti时刻，将NPRE信号变为高电平之后，可W使化和远:浮空。当WL信号上升时，BL 和盈;中的一个电平会被下拉，运代表了要读出的数据。
[0109] 测试电路13包括第=输入端，第=输入端用于输入测试信号，当存储单元为上述 SRAM存储单元时，测试信号通过控制时钟电路11输出的预充电控制信号，能够在第一时长 内增加第一预充电信号和第二预充电信号处于高电平的时间，使得第一预充电信号、第二 预充电信号和WL信号同时在第一时长中保持高电平。测试电路是本发明实施例的存储器相 对于现有技术的存储器增加的部分。
[0110] 具体的，如图4所示，测试电路13可W包括开关1310和负载模块1320,开关1310由 上述测试信号控制，使得在第二时长中延迟所述预充电控制信号的上升沿或下降沿。上述 第二时长则为上述测试信号控制开关处于第一状态(例如打开状态)的时间段。
[0111] 本发明实施例中，当开关处于打开状态时，负载模块1320会接入到预充电延迟模 块1110中，运样读取电路可W在化与瓦:为高电平时读取SRAM存储单元中的存储节点存储 的数据，确定电路根据测试结果判断SRAM存储单元中的下拉管化或者M2是否存在缺陷。当开 关处于第二状态(例如关闭状态时），不对SRAM存储器进行测试工作，即此时SRAM存储器可 W正常的进行数据的读写。
[0112] 本发明实施例中，当预充电模块和测试电路连接于第一节点时，开关可W位于第 一节点和负载模块之间，运样，测试电路可W采用与预充电模块并联的方式接入到存储器 中，进一步使存储器在现有的存储器忍片结构的基础上改动较小。
[0113] 图7所示的预充电延迟模块1110仅仅示出了预充电延迟模块中包含第一节点的一 部分器件的连接关系。
[0114] 可选的，图7中测试电路中的开关可W为传输口（transmission gate,TG)开关，TG 开关由一个PMOS晶体管和一个NMOS晶体管并联而成，TG开关能够更可靠的实现测试信号对 负载模块的控制。负载模块可W包括一个与Vdd连接的PMOS晶体管化0和一个与地线(Gnd)连 接的NMOS晶体管Mil。
[0115]当测试信号为高电平时，TG开关中的NMOS晶体管导通，同时测试信号经过图7中的 反相器化，转变为低电平输入至TG开关中的PMOS晶体管，则TG开关中的PMOS晶体管导通。此 时，开关TG处于打开状态，可W认为负载模块与预充电延迟模块连接于第一节点。
[0116] 运时，如果预充电延迟模块1110通过与非口化的输出需要从低电平跳至高电平 时，第一节点和晶体管Mio,化1的栅极首先处于低电压状态。当第一节点需要跳至高电平时， 第一节点需要累积足够的电荷，此时，第一节点处累积的电荷还有一部分会流向Mio,Mii的 栅极电容，即Mio, Mii能够延迟第一节点跳至高电平的时间。
[0117] 同样的，如果预充电延迟模块1110通过与非口化的输出需要从高电平跳至低电平 时，第一节点和晶体管化〇，Mii的栅极首先处于高电压状态，Mio, Mii的栅极存储有大量电荷。 当第一节点需要跳至低电平时，第一节点需要释放足够的电荷，在第一节点释放电荷的时 候，Mio,Mii的栅极的电荷会流向第一节点，即Mio,Mii能够延迟第一节点跳至低电平的时间。
[0118] 运样，负载模块1320能够增加图7中的预充电输入时钟信号（Precharge Clock I吨Ut，PRE&K_I)到预充电输出时钟信号（Precharge Clock Ou化Ut，PRE化K_0)的延迟，可 W理解PRE&K_I和PRE化K_0为输入的时钟信号在预充电延迟模块的中间过程中的信号。因 此，负载模块1320能够延迟NPRE信号在由低电平跳至高电平的时刻，或者延迟NPRE信号由 高电平跳至低电平的时刻。
[0119] 图8示出了在负载模块1320延迟了NPRE信号之后的WL和NPRE的时序图。运时，NPRE 信号的上升时刻ti晚于WL信号的上升沿时刻t2，NPRE信号的下降时刻t4相对于图6也有一小 时间段的延迟。图8中的ti至t2的时间段为上述第一时长。运时，NPRE信号将包不住WL信号， 存在WL信号和NPRE信号的时序冲突，即位线仍然在启动字线之后的第一时长中保持预充电 状态，从而造成电气特性的劣化。
[0120] 可选的，本发明实施例中，第一时长大于第一时间阔值并且小于第二时间阔值，该 第二时间阔值大于第一时间阔值。
[0121] 一方面，如果第一时长大于第二时间阔值时，贝化L和盈:高电平持续时间过长，此 时没有弱缺陷的存储单元也有可能出现读错误，有可能将没有缺陷的存储单元筛选为有缺 陷的存储单元，因此负载模块对预充电延迟模块中预充电控制信号的延迟不应过大。
[012^ 另一方面，如果第一时长小于第一时间阔值，则化和瓦高电平持续时间过短，很 可能不会将有弱缺陷的SRAM存储单元筛选出来。
[0123] 在实际应用中，可W通过调整负载模块中的负载，确定适合的第一时长的时间长 短。在本发明实施例中，负载模块中的PMOS晶体管或者NMOS晶体管的数量还可W为多个。或 者，负载模块中的负载器件还可W为电容或电阻。不同的负载能够实现对预充电控制信号 的上升沿或者下降沿的不同大小的延迟。
[0124] 在对SRAM存储单元进行测试时，假设Q最初为0,因而Q最初为1。在WL信号为高电 平时，SRAM存储单元11中的传输管Ms和Ms导通。此时，NPRE信号仍然为低电平，化与面:仍然 进行预充电，即化与亞;仍然为高电平。运时，BL通过Ms和化与地线连接。
[012引如果Mi没有缺陷，则Mi具有很强的电流导通能力，能够快速的将Q点下拉，在图7中 的ti至t2的时间段中，Q的电位不会上升为1，即Q点不会发生翻转。运样，在NPRE由低电平上 升为高电平后，读取电路仍然能够正确读出SRAM存储单元存储的值。
[0126]如果Mi存在弱缺陷，则Mi中会存在电阻，Mi的电流导通能力将会变差。此时，如果化 持续加高电平，会有电荷不断的累积在Q点，很容易造成Q点的电位上升，当Q的电位上升为1 时，Q点的值发生了翻转，运样，在NPRE由低电平上升为高电平后，读取电路从SRAM存储单元 读取的值将出现读错误。
[0127] 运样，所述读取电路可W在所述第一时长结束之后从所述位线化读取第一数据， 从所述位线面：读取第二数据。确定电路通过对比读取电路在第一时长结束后从SRAM存储 单元读取的值与预先存储的该SRAM存储单元的值是否相同，就能够判断Mi是否存在弱缺 陷。
[0128] 具体的，确定电路将所述第一数据与所述存储节点Q预先存储的数据进行匹配，或 将所述第二数据与所述存储节点巧预先存储的数据进行匹配。如果所述存储节点Q预先存 储的数据为0,所述第一数据为1，则上述第二指示信息用于指示所述第一 NMOS晶体管Mi存 在缺陷。
[0129] 同样的，当Q点最初为1，Q最初为0时，能够对M2晶体管的弱缺陷进行筛选。具体的 测试方法与上述化晶体管相同，为避免重复，运里不再寶述。运时如果所述存储节点Q预先 存储的数据为0,所述第二数据为1，则所述第二指示信息用于指示所述第二NMOS晶体管M2 存在缺陷。
[0130] 应注意，在本发明实施例中，测试电路13通过预充电延迟模块1110控制预充电控 制信号。当预充电延迟模块有多个时，存储阵列结构中的每个预充电延迟模块可W连接一 个测试电路。
[0131] 本发明实施例中，当第一预充电信号、第二预充电信号和WL信号同时在第一时长 中保持高电平时，存储电路14上字线上的预充电信号和WL上WL信号的时序将会劣化，即位 线仍然在启动字线之后的第一时长中保持预充电状态，运时如果晶体管化或M2存在弱缺陷， 则会导致存储节点Q或Q存储的数据从0改变为1。因此本发明实施例能够识别存储器中具 有弱缺陷的晶体管。
[0132] 本发明实施例还提供了一种存储器300中，如图9所示，该存储器300在上述存储器 100或200的基础上，还可W包括弱下拉电路22。该存储器300也可W只包含上述存储器100 或200中的除测试电路之外的部分和弱下拉电路22。
[0133] 图9中的弱下拉电路包括第一负载和第二负载，第一负载与化连接，第二负载与 致^连接。
[0134] 可选的，如图10所示，第一负载可W为至少一个第六晶体管，第二负载可W为至少 一个第屯晶体管。弱下拉电路与存储器中的化翻转辅助电路23的连接关系可W如图10所 示。翻转辅助电路23中可W包括晶体管Mis、Mi9、M20和M21。巧聯信号可W同时输入到该化翻转 辅助电路23和弱下拉电路22中。
[0135] 在本发明实施例中，在读取数据时，在化和西:的输入为上述图6所示的正常的 NPRE信号和WL信号时序，在WL为上升为高电平之前，化和雨预充电为高电平并且浮空。运 时，通过测试信号控制上述弱下拉电路，将第一负载和第二负载接入到SRAM存储器中。
[0136] 读取电路用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述存 储单元存储的数据。
[0137] 确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的 数据与所述存储单元预先存储的数据进行匹配，如果所述读取电路在所述弱下拉电路接入 所述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出 第=指示信息，所述第=指示信息用于指示所述存储单元没有存在缺陷。如果所述读取电 路在所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据 不同，则所述确定电路发出第四指示信息，所述第四指示信息用于指示所述存储单元存在 缺陷。
[013引具体的，假设Q最初为1，Q最初为0,运时，图9中的M3和Ms导通，并且弱下拉电路中 的负载Mi日、Mi6和Mi7接入到化上。此时，可W认为M3处于存储节点Q和Vdd之间，负载Mi日、Mi6和 化7处于该存储节点Q和Gnd之间。
[0139] 如果M3中没有缺陷，则M3具有很强的电流导通能力，即使存在负载化5、Mi6和Mi7对Q 点的电位有下拉作用，M池能够使Q点与Vdd保持相同的高电位，或者使Q点的电位略低于Vdd 的电位，使Q点保持值为1。运样，读取电路就能够根据化上的电位，读出Q点存储的值。
[0140] 如果M3存在弱缺陷，则M3中会存在电阻，M禍端将有电位差，因为Mi5、Mi6和Mi7都导 通并且化7接地，会对Q电的电位有显著的下拉作用。当Q点的电位下降到一定程度时，Q点存 储的值将会由1变为〇，Q点的值发生了反转，读取电路从SRAM存储单元中读取的数据将会出 现读错误。
[0141] 运样，所述读取电路可W在所述第二负载模块和所述第=负载模块接入所述存储 电路之后，从所述位线化读取第S数据，从所述位线面:读取第四数据。所述确定电路具体 用于将所述第一数据与所述存储节点Q预先存储的数据进行匹配，或将所述第二数据与所 述存储节点巧预先存储的数据进行匹配。如果所述存储节点Q预先存储的数据为1，所述第 一数据为0,则所述第四指示信息用于指示所述第一 PMOS晶体管存在缺陷。
[0142] 同样的，当Q点最初的为0,弓景初为1时，能够对M4晶体管的弱缺陷进行筛选。如果 所述存储节点Q预先存储的数据为1，所述第二数据为0,则所述第四指示信息用于指示所 述第二PMOS晶体管M4存在缺陷。
[0143] 具体的测试方法与上述M3晶体管相同，为避免重复，运里不再寶述。
[0144] 应注意，当弱下拉电路中的负载的阻性越大，弱下拉电路的下拉能力越弱，弱下拉 电路中的电阻越小，弱下拉电路的下拉能力越强。如果弱下拉电路的强度过大，则没有弱缺 陷的存储单元也有可能出现读错误，有可能将没有缺陷的存储单元筛选为有缺陷的存储单 元。如果弱下拉电路的强度过小，则很可能不会将有弱缺陷的SRAM存储单元筛选出来。
[0145] 在实际应用中，可W调整弱下拉电路中的负载的大小，确定合适的弱下拉电路的 下拉强度。
[0146] 因此，本发明实施例通过在存储器中加入弱下拉电路22,当弱下拉电路加入到 SRAM存储器中时，如果SRAM存储单元中的晶体管M3或M4存在弱缺陷，则会导致存储节点Q或 Q存储的数据从1改变为0。因此本发明实施例能够识别存储器中具有弱缺陷的晶体管。
[0147] 本领域普通技术人员可W意识到，结合本文中所公开的实施例中描述的各方法步 骤和单元，能够W电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软 件的可互换性，在上述说明中已经按照功能一般性地描述了各实施例的步骤及组成。运些 功能究竟W硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。本领 域普通技术人员可W对每个特定的应用来使用不同方法来实现所描述的功能，但是运种实 现不应认为超出本发明的范围。
[0148] 结合本文中所公开的实施例描述的方法或步骤可W用硬件、处理器执行的软件程 序，或者二者的结合来实施。软件程序可W置于随机存储器(RAM)、内存、只读存储器(ROM)、 电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公 知的任意其它形式的存储介质中。
[0149] 尽管通过参考附图并结合优选实施例的方式对本发明进行了详细描述，但本发明 并不限于此。在不脱离本发明的精神和实质的前提下，本领域普通技术人员可W对本发明 的实施例进行各种等效的修改或替换，而运些修改或替换都应在本发明的涵盖范围内。
【主权项】
1. 一种存储器，其特征在于，包括:存储电路、时钟电路、预充电电路、测试电路、读取电 路和确定电路， 所述存储电路包括存储单元，以及控制所述存储单元读写的字线和位线； 所述时钟电路接收时钟信号，并在所述时钟信号的控制下输出预充电控制信号，以及 字线WL信号，所述WL信号用于启动字线； 所述预充电电路在所述预充电控制信号的控制下，向所述存储电路的位线输入预充电 信号，所述预充电信号用于使所述位线处于预充电状态； 所述测试电路与所述时钟电路连接，用于接收第一测试信号，并在所述第一测试信号 的控制下延迟所述预充电控制信号的上升沿或下降沿，使得所述位线在所述字线在启动之 后的第一时长中保持预充电状态； 所述读取电路用于在所述第一时长结束之后从所述位线读取数据； 所述确定电路用于将所述读取电路读取的数据与所述存储单元预先存储的数据进行 匹配;若所述读取电路读取的数据与所述存储单元预先存储的数据相同，则所述确定电路 发出第一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取 电路读取的数据与所述存储单元预先存储的数据不同，则所述确定电路发出第二指示信 息，所述第二指示信息用于指示所述存储单元存在缺陷。2. 如权利要求1所述的存储器，其特征在于，所述存储单元为SRAM存储单元，所述位线 包括第一位线和第二位线， 所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，第 一反相器和第二反相器交叉耦合，所述第一传输管位于所述第一位线与所述第一反相器之 间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和 所述第二传输管的栅极均与所述WL连接； 所述第一反向器包括第一存储节点、第一 P沟道金属氧化物半导体PMOS晶体管和第一 N 沟道金属氧化物半导体匪OS晶体管，所述第一 PMOS晶体管与电源连接，所述第一匪OS晶体 管与地线连接，所述第一 PMOS晶体管与所述第一 NMOS晶体管连接于所述第一存储节点， 所述第二反相器包括第二存储节点、第二PMOS晶体管和第二匪OS晶体管，所述第二 PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第 二NMOS晶体管连接于所述第二存储节点， 所述第一 PMOS晶体管的栅极和所述第一 NMOS晶体管的栅极连接于所述第二存储节点， 所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述 第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位 线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数 据，所述第二存储节点的电位值表示所述第二反相器中存储的数据； 所述读取电路具体用于： 在所述第一时长结束之后从所述第一位线读取第一数据，从所述第二位线读取第二数 据； 所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进行匹 配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配； 若所述第一存储节点预先存储的数据为〇,所述第一数据为1，则所述第二指示信息用 于指示所述第一 NMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为0,所述第 二数据为1，则所述第二指示信息用于指示所述第二NMOS晶体管存在缺陷。3. 如权利要求1或2所述的存储器，其特征在于，所述测试电路包括开关，所述第一测试 信号控制所述开关，使得在第二时长中延迟所述预充电控制信号的上升沿或下降沿。4. 如权利要求3所述的存储器，其特征在于，所述测试电路还包括第一负载模块，所述 时钟电路与所述测试电路连接于第一节点，所述开关位于所述第一节点和所述第一负载模 块之间。5. 如权利要求1至4中任一项所述的存储器，其特征在于，所述预充电电路包括第三晶 体管、第四晶体管和第五晶体管，所述第三晶体管、所述第四晶体管和所述第五晶体管的栅 极均与所述第二输入端连接，所述第三晶体管位于电源与所述第三输出端之间，所述第四 晶体管位于电源与所述第四输出端之间，所述第五晶体管位于所述第三输出端与所述第四 输出端之间。6. 如权利要求5所述的存储器，其特征在于，所述第三晶体管、所述第四晶体管和所述 第五晶体管均为PMOS晶体管。7. 如权利要求4至6中任一项所述的存储器，其特征在于，所述第一负载模块包括至少 一个与电源连接的第六晶体管和/或至少一个与地线连接的第七晶体管。8. 如权利要求1至7中任一项所述的存储器，其特征在于，所述第一时长大于第一时间 阈值并且小于第二时间阈值，所述第二时间阈值大于所述第一时间阈值。9. 如权利要求3至8中任一项所述的存储器，其特征在于，所述开关为传输门TG开关。10. 如权利要求1至9中任一项所述的存储器，其特征在于，所述存储器还包括弱下拉电 路， 所述弱下拉电路与所述位线连接，用于输入第二测试信号，并在所述第二测试信号的 控制下将所述弱下拉电路接入所述存储电路； 所述读取电路还用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述 存储单元存储的数据； 所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的 数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接入所 述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第 三指示信息，所述第三指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路在 所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据不同， 则所述确定电路发出第四指示信息，所述第四指示信息用于指示所述存储单元存在缺陷。11. 如权利要求10所述的存储器，其特征在于，所述存储单元为SRAM存储单元，所述位 线包括第一位线和第二位线， 所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，第 一反相器和第二反相器交叉耦合，所述第一传输管位于所述第一位线与所述第一反相器之 间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和 所述第二传输管的栅极均与所述WL连接； 所述第一反向器包括第一存储节点、第一 P沟道金属氧化物半导体PMOS晶体管和第一 N 沟道金属氧化物半导体匪OS晶体管，所述第一 PMOS晶体管与电源连接，所述第一匪OS晶体 管与地线连接，所述第一 PMOS晶体管与所述第一 NMOS晶体管连接于所述第一存储节点， 所述第二反相器包括第二存储节点、第二PMOS晶体管和第二匪OS晶体管，所述第二 PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第 二NMOS晶体管连接于所述第二存储节点， 所述第一 PMOS晶体管的栅极和所述第一 NMOS晶体管的栅极连接于所述第二存储节点， 所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述 第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位 线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数 据，所述第二存储节点的电位值表示所述第二反相器中存储的数据； 所述弱下拉电路包括第二负载模块和第三负载模块，所述第二负载模块与所述第一位 线连接，所述第三负载模块与第二位线连接； 所述读取电路具体用于： 在所述第二负载模块和所述第三负载模块接入所述存储电路之后，从所述第一位线读 取第三数据，从所述第二位线读取第四数据； 所述确定电路具体用于将所述第三数据与所述第一存储节点预先存储的数据进行匹 配，或将所述第四数据与所述第二存储节点预先存储的数据进行匹配； 若所述第一存储节点预先存储的数据为1，所述第三数据为〇,则所述第四指示信息用 于指示所述第一 PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所述第 四数据为〇,所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。12. 如权利要求10或11所述的存储器，其特征在于，所述第二负载模块为至少一个第六 晶体管，所述第三负载模块为至少一个第七晶体管。13. -种存储器，其特征在于，包括:存储电路、弱下拉电路、读取电路和确定电路， 所述存储电路包括存储单元，以及控制所述存储单元读写的位线； 所述弱下拉电路与所述位线连接，用于输入测试信号，并在所述测试信号的控制下将 所述弱下拉电路接入所述存储电路； 所述读取电路用于在所述弱下拉电路接入所述存储电路之后，从所述位线读取所述存 储单元存储的数据； 所述确定电路用于将所述读取电路在所述弱下拉电路接入所述存储电路之后读取的 数据与所述存储单元预先存储的数据进行匹配，若所述读取电路在所述弱下拉电路接入所 述存储电路之后读取的数据与所述存储单元预先存储的数据相同，则所述确定电路发出第 一指示信息，所述第一指示信息用于指示所述存储单元没有存在缺陷；若所述读取电路在 所述弱下拉电路接入所述存储电路之后读取的数据与所述存储单元预先存储的数据不同， 则所述确定电路发出第二指示信息，所述第二指示信息用于指示所述存储单元存在缺陷。14. 如权利要求13所述的存储器，其特征在于，所述存储单元为SRAM存储单元，所述位 线包括第一位线和第二位线， 所述SRAM存储单元包括第一反相器、第二反相器、第一传输管和第二传输管，其中，第 一反相器和第二反相器交叉耦合，所述第一传输管位于所述第一位线与所述第一反相器之 间，所述第二传输管位于所述第二位线与所述第二反相器之间，所述第一传输管的栅极和 所述第二传输管的栅极均与所述WL连接； 所述第一反向器包括第一存储节点、第一 P沟道金属氧化物半导体PMOS晶体管和第一 N 沟道金属氧化物半导体匪OS晶体管，所述第一 PMOS晶体管与电源连接，所述第一匪OS晶体 管与地线连接，所述第一 PMOS晶体管与所述第一 NMOS晶体管连接于所述第一存储节点， 所述第二反相器包括第二存储节点、第二PMOS晶体管和第二匪OS晶体管，所述第二 PMOS晶体管与电源连接，所述第二NMOS晶体管与地线连接，所述第二PMOS晶体管和所述第 二NMOS晶体管连接于所述第二存储节点， 所述第一 PMOS晶体管的栅极和所述第一 NMOS晶体管的栅极连接于所述第二存储节点， 所述第二PMOS晶体管的栅极和所述第二NMOS晶体管的栅极连接于所述第一存储节点，所述 第一传输管位于所述第一位线与所述第一存储节点之间，所述第二传输管位于所述第二位 线与所述第二存储节点之间，所述第一存储节点的电位值表示所述第一反相器中存储的数 据，所述第二存储节点的电位值表示所述第二反相器中存储的数据； 所述弱下拉电路包括第一负载模块和第二负载模块，所述第一负载模块与所述第一位 线连接，所述第二负载模块与第二位线连接； 所述读取电路具体用于： 在所述第一负载模块和所述第二负载模块接入所述存储电路之后，从所述第一位线读 取第一数据，从所述第二位线读取第二数据； 所述确定电路具体用于将所述第一数据与所述第一存储节点预先存储的数据进行匹 配，或将所述第二数据与所述第二存储节点预先存储的数据进行匹配； 若所述第一存储节点预先存储的数据为1，所述第一数据为〇,则所述第二指示信息用 于指示所述第一 PMOS晶体管存在缺陷，或若所述第二存储节点预先存储的数据为1，所述第 二数据为〇,则所述第四指示信息用于指示所述第二PMOS晶体管存在缺陷。15.如权利要求13或14所述的存储器，其特征在于，所述第一负载模块包括至少一个第 三晶体管，所述第二负载模块包括至少一个第四晶体管。
【文档编号】G11C29/12GK105957552SQ201610252341
【公开日】2016年9月21日
【申请日】2016年4月21日
【发明人】季秉武, 周云明, 赵坦夫
【申请人】华为技术有限公司