相对于字线补偿源极侧电阻的制作方法

相对于字线补偿源极侧电阻的制作方法
【专利摘要】提供了一种方法和非易失性存储系统，其中，施加至NAND串的源极端的电压取决于被选择用于感测的非易失性存储元件的位置。这可以在不对NAND串施加体偏压的情况下进行。在一个实施方式的感测操作期间使施加至NAND串的源极端的电压的幅度取决于被选存储器单元的位置(在不施加任何体偏压的情况下)有助于缓解取决于哪个字线被选择的故障。此外，读取通过电压的幅度可以取决于源极线电压或被选存储器单元的位置。
【专利说明】相对于字线补偿源极侧电阻
[0001 ]优先权要求
[0002]本申请要求于20 I 5年2月18日提交的题为“Compensat ing Source SideResistance Versus Word Line”的美国专利申请N0.14/625，363的权益，该申请要求于2014年3月7 日提交的题为 “Compensating Source Side Resistance Versus Word Lineto Balance Failure Bit Count”的美国临时申请61/949，601的权益，上述申请的全部内容通过引用并入本文中。
【背景技术】
[0003]本公开内容涉及非易失性存储的技术。
[0004]半导体存储器被用于各种电子装置中。例如，在蜂窝电话、数字摄像机、个人数字助理、移动计算装置、非移动计算装置以及其他装置中使用非易失性半导体存储器。电可擦除可编程只读存储器(EEPROM)和闪速存储器是其中最普遍的非易失性半导体存储器。
[0005]—些非易失性存储器在与半导体衬底中的沟道区隔离的电荷存储区中存储信息。作为一个示例，浮置栅位于半导体衬底中的沟道区之上并且与该沟道区隔离。浮置栅位于源极区与漏极区之间。控制栅被设置在浮置栅之上并且与浮置栅隔离。通过保持在浮置栅上的电荷的量来控制晶体管的阈值电压。也就是说，通过浮置栅上的电荷水平来控制在晶体管被导通以允许在其源极与漏极之间的传导之前必须施加给控制栅的最小电压量。
[0006]—些非易失性存储器利用电荷俘获层来存储信息。一个这样的示例是氧化物-氮化物-氧化物(0N0)区，其中，氮化物(例如，SiN)用作存储信息的电荷俘获层。当这样的存储器单元被编程时，电子被存储在电荷俘获层。
[0007]在一个架构中，存储器单元是NAND串的一部分。NAND串包括漏极侧选择栅和源极侧选择栅之间的一系列存储器单元。漏极侧选择栅可切换地将NAND串的一端连接至位线。源极侧选择栅可切换地将NAND串的另一端连接至公共源极线，公共源极线连接至许多NAND
串O
[0008]非易失性存储器可以具有2D架构或3D架构。近来，已经提出了使用具有成串的存储器单元的3D堆叠式存储器结构的超高密度存储装置。一个这样的存储装置有时被称为位成本可扩展(BiCS)架构。例如，3D NAND堆叠式存储装置可以由交替的导电层和绝缘层形成。在这些层中形成有存储器孔以同时限定许多存储器层。然后，通过用适当的材料填充存储器孔来形成NAND串。直的NAND串在一个存储器孔中延伸，而管状或U形NAND串(P-BiCS)包括存储器单元的一对竖直列，该对竖直列在两个存储器孔中延伸并且通过管道连接来接合。存储器单元的控制栅由导电层提供。可以使用其他技术来形成3D NAND。
【附图说明】
[0009]在不同的附图中，相同编号的元素指的是共同的部件。
[0010]图1是NAND串的电路表示；
[0011 ]图2是3D堆叠式非易失性存储器装置的透视图；
[0012]图3A描绘了图2的包括U形NAND串的块BLKO的实施方式；
[0013]图3B描绘了图3A的NAND串的SetAO的图3A的3D非易失性存储器装置的块的截面图；
[0014]图4A描绘了图2的包括直的NAND串的块BLKO的实施方式；
[0015]图4B描绘了图4A的具有直的串的3D非易失性存储器装置的块的截面图；
[0016]图4C描绘了具有直的串的3D非易失性存储器装置的块的截面图；
[0017]图5A描绘了图3B的列CO的示出了漏极侧选择栅SGDO和存储器单元MC6，0的区域669的近视图；
[0018]图5B描绘了图5A的列CO的截面图；
[0019]图5C描绘了一个实施方式的硅竖直NAND沟道与位线和源极线之间的电连接；
[0020]图6描绘了形成在衬底上的NAND串的截面图；
[0021]图7描绘了存储器阵列中的示例块；
[0022]图8是使用单行/列解码器和读/写电路的非易失性存储器系统的框图；
[0023]图9是描绘感测块的一个实施方式的框图；
[0024]图1OA描绘了在编程操作期间施加至存储元件的控制栅的电压波形；
[0025]图1OB描绘了在编程验证操作期间施加至存储元件的控制栅的电压波形；
[0026]图1OC描绘了在读取操作期间施加至存储元件的控制栅的电压波形；
[0027]图1lA是描述用于对非易失性存储器进行编程的方法的一个实施方式的流程图；
[0028]图1lB示出了在每个存储器单元以四个物理状态存储两位数据时用于存储器单元阵列的不例性阈值电压分布；
[0029]图1lC和图1lD描绘了根据一个实施方式的两轮次编程序列；
[0030]图12A示出了源极侧电阻模型；
[0031]图12B示出了针对一个实施方式的与被选字线相对的“源极侧电压”；
[0032]图13是描绘了在感测操作期间施加至公共源极线的电压关于被选存储器单元的位置的依赖性的一个实施方式的图；
[0033]图14是描绘用于感测存储器单元的过程的一个实施方式的流程图；
[0034]图15是示出与被选存储器单元距NAND串的源极端的距离相对的公共源极线电压和读取通过电压的一个实施方式的图；
[0035]图16A示出了在读取操作期间施加至NAND串的读取通过电压的方案的一个示例；
[0036]图16B示出了在编程验证操作期间施加至NAND串的读取通过电压的方案的一个示例；
[0037]图17A是通过存储器单元对感测放大器中的专用电容器放电的速率来测量存储器单元的传导电流的读取操作的过程的一个实施方式的流程图；
[0038]图17B描绘了在针对图17A的一个实施方式的读取操作期间的信号；
[0039]图18A是感测已经从位线放电了多少电压的读取操作的过程的一个实施方式的流程图；
[0040]图18B描绘了读取操作期间的信号，其描绘针对图18A的一个实施方式的读取操作期间的信号；
[0041]图19A是通过存储器单元对感测放大器中的专用电容器放电的速率来测量存储器单元的传导电流的编程验证操作的过程的一个实施方式的流程图；
[0042]图19B描绘了在针对图19A的一个实施方式的读取操作期间的信号；
[0043]图20A是感测已经从位线放电了多少电压的编程验证操作的过程的一个实施方式的流程图；
[0044]图20B描绘了读取操作期间的信号，其描绘针对图20A的一个实施方式的读取操作期间的信号。
【具体实施方式】
[0045]提供了一种方法和非易失性存储系统，其中，施加至NAND串的源极端的电压取决于被选择用于感测的非易失性存储元件的位置。在一个实施方式中，这是在不对NAND串进行体偏压的情况下完成的。
[0046]
【申请人】已经注意到了某些故障取决于在感测操作期间选择了哪个字线。在一个示例中，在被选存储器单元距NAND串的源极端较远时，存在更多的故障。针对这种情况的可能的解释涉及沿NAND串的电阻。在一个实施方式的感测操作期间，使施加至NAND串的源极端的电压的幅度取决于所选择的存储器单元的位置(在没有任何体偏压的情况下)有助于缓解取决于哪个字线被选择的故障。
[0047]能够实现本文中描述的技术的非易失性存储系统的一个示例是使用NAND串结构的闪速存储器系统，NAND串结构包括布置夹在两个选择栅之间的多个串联的晶体管。串联的晶体管和选择栅被称为NAND串。图1是NAND串的电路表示。图1中描绘的NAND串包括:串联并且夹在(漏极侧)选择栅120与(源极侧)选择栅122之间的四个晶体管100、102、104以及106。选择栅120将NAND串连接至位线111。选择栅122将NAND串连接至源极线128。要注意，尽管在图1中仅描绘了一个NAND串，但是源极线128可以连接至许多不同的NAND串。通过将适当的电压施加至选择线SGD来控制选择栅120。通过将适当的电压施加至选择线SGS来控制选择栅122。
[0048]晶体管100、102、104及106中的每个晶体管包括控制栅(CG)和电荷存储区(CSR)。例如，晶体管100具有控制栅100CG、电荷存储区1600CSR。晶体管102包括控制栅102CG和电荷存储区102CSR。晶体管104包括控制栅104CG和电荷存储区104CSR。晶体管106包括控制栅106CG和电荷存储区106CSR。控制栅100CG连接至字线WL3，控制栅102CG连接至字线WL2，控制栅104CG连接至字线WLl以及控制栅106CG连接至字线WL0。
[0049]要注意，尽管图1示出了NAND串中的四个存储器单元，但是四个存储器单元的使用仅是被提供为示例。NAND串可以具有少于四个存储器单元或多于四个存储器单元。本文中的讨论不限于NAND串中的任何特定数量的存储器单元。一个实施方式使用以下NAND串，该NAND串的一些存储器单元用来存储数据，并且存储器单元中的一个或更多个存储器单元因为不存储数据所以被称为虚设存储器单元。
[0050]使用NAND结构的闪速存储器系统的典型架构将包括许多NAND串。每个NAND串可以通过其由选择线SGS控制的源极选择栅来连接至公共源极线，以及通过其由选择线SGD控制的漏极选择栅来连接至其关联的位线。可以与多个NAND串共享位线。位线可以连接至感测放大器。
[0051 ]电荷存储区(CSR)可以利用非导电介电材料来以非易失的方式存储电荷。在一个实施方式中，由氧化硅、氮化硅和氧化硅形成的三层电介质(“ΟΝΟ”)被夹在导电控制栅与存储器单元沟道之间。例如，ONO可以是Al2O3-SiN-S12t3在从控制栅向存储器孔的中心的方向上，第一氧化物(例如，Al2O3)是阻挡层，该阻挡层阻挡从CSR至控制栅或从控制栅至CSR的不期望的电子隧穿。在一个实施方式中，氮化硅是电荷俘获层或电荷存储区(CSR)。第二氧化物(例如，S12)是隧穿介质，通过该隧穿介质，电子能够在编程期间从沟道隧穿至CSR。在一个实施方式中，阻挡层可以是电介质的堆叠，例如在从控制栅向MH的中心的方向上的Al2O3-Si02。在一个实施方式中，隧穿层可以是不同电介质膜的堆叠，例如S12-SiN-S12t3通过将电子从单元沟道(或NAND串沟道)注入到氮化物中来对单元进行编程，在氮化物中，电子被俘获并且存储在受限区域中。然后，所存储的电荷以可检测的方式改变单元的阈值电压。可以通过将空穴注入到氮化物中来擦除该单元。可以将空穴注入到氮化物中来擦除单元，在氮化物中，空穴与电子重新结合，从而“消除”或减少所存储的电荷。还可以通过从氮化物中提取电子例如通过施加使电子从氮化物隧穿至沟道的电场来擦除单元。可以通过组合这些机制来擦除单元。
[0052]许多类型的材料可以用于电荷存储区(CSR)。在一个实施方式中，电荷存储区是导电浮置栅。作为一个示例，导电浮置栅由多晶硅形成。多晶硅可以是重掺杂多晶硅。也可以使用其他类型的非易失性存储器技术。
[0053]图2是3D堆叠式非易失性存储器装置的透视图。3D存储器装置200包括衬底201。在一个实施方式中，衬底201由硅形成。在衬底上的是示例存储器单元块BLKO和BLKl以及具有供块使用的电路的外围区域206。衬底201还可以与一个或更多个金属层一起在块的下方承载电路，该金属层在导电路径上形成图案以承载电路的信号。在存储器装置的中间区域202上形成块。与存储器单元的操作关联的电路可以在衬底201之上或者在衬底201内。在一个实施方式中，非易失性存储器装置是以具有设置于衬底201上的有源区的存储器的阵列的一个或更多个物理层的方式来整体地形成。
[0054]在存储器装置的上部区域203中，一个或更多个上部金属层在导电路径中图案化以承载电路的信号。每个块包括存储器单元的堆叠区域，其中，堆叠的交替的层表示字线。在一种可能的方式中，每个块具有相对的分层侧面，竖直触点从这些侧面向上延伸至上部金属层以形成至导电路径的连接。描绘了 x-y-z坐标系，其示出了 y方向(或位线(BL)方向)、X方向(或字线(WL)方向)以及z方向。尽管两个块被描绘为示例，但是可以使用在X方向和/或y方向上延伸的另外的块。
[0055]在一种可能的方式中，在X方向上平面的长度表示至字线的信号路径在一个或更多个上部金属层上延伸的方向，在y方向上的平面的宽度表示至位线的信号路径在一个或更多个上部金属层上延伸的方向。z方向表示存储器装置的高度。
[0056]在一个实施方式中，NAND串具有U形。在另一实施方式中，NAND串具有直的形状。图3A描绘了图2的包括U形NAND串的块BLKO的实施方式。块BLKOA包括成组地布置的U形NAND串
(SetA0.....SetAn，其中，在一个块中有η+1组NAND串)。每组NAND串与一个位线(BLAO、
BLAl、BLA2、BLA3.....BLAn)关联。在一个实施方式中，每个NAND串具有能够将NAND串与其位线连接/断开的漏极侧选择栅。一组NAND串中的漏极侧选择栅可以是单独地可选择的，使得该组中的一个NAND串可以在给定的时间被选择。在一种方式中，块中的与一个位线关联的所有NAND串在同一组中。因此，每个U形NAND串具有两列存储器单元，即漏极侧列和源极侧列。例如，SetAO包括:NAND串NSAO(具有漏极侧列CO和源极侧列Cl)、NSA1 (具有漏极侧列C3和源极侧列C2)、NSA2(具有漏极侧列C4和源极侧列C5)、NSA3(具有漏极侧列C7和源极侧列C6)、NSA4(具有漏极侧列C8和源极侧列C9)以及NSA5(具有漏极侧列Cll和源极侧列C10)。源极线横向地延伸至位线，并且包括SLAO、SLAl和SLA2。源极线接合组中的相邻NAND串的源极侧列。例如，SLAO接合Cl与C2，SLA1接合C5与C6，以及SLA2接合C9与C10。在一种方式中，块中的源极线被彼此接合并且由一个驱动器驱动。在该示例中，位线和源极线在存储器单元阵列之上。
[0057]图3B描绘了图3A的NAND串的SetAO的图3A的3D非易失性存储器装置的块的截面图。以多层堆叠的方式描绘了存储器单元CO至Cll的列。堆叠377包括:衬底201、衬底上的绝缘膜409以及绝缘膜上的背栅极层BG，背栅极层是导电层。在U形NAND串的存储器单元的成对的列的下方的背栅极的部分中设置沟槽。沟槽中也设置了在列中设置的用于形成存储器单元的材料层，并且用半导体材料填充沟槽中的剩余空间以提供连接列的连接部463至468。背栅极在被适当地偏置时允许背栅极晶体管通过管道连接来连接，从而连接每个U形NAND串的两列。例如，NSAO包括列CO和列Cl以及连接部463 JSAO具有漏极端378和源极端379 ASAl包括列C2和列C3以及连接部464 ASAl具有漏极端306和源极端374 ASA2包括列C4和列C5以及连接部665JSA3包括列C6和列C7以及连接部466ASA4包括列C8和列C9以及连接部467 ASA5包括列ClO和列Cl I以及连接部468。
[0058]在SetAO的存储器串中，源极线SLAO分别连接至两个相邻的存储器串NSAO和NSAl的源极端379和源极端374。源极线SLAO还连接至在X方向上在NSAO和NSAl后方的其他组存储器串。回想堆叠377中的另外的U形NAND串例如沿x轴在截面中描绘的U形NAND串的后方延伸。U形NAND串NSAO至NSA5各自在不同的子块中，但是在共同的一组NAND串(SetAO)中。
[0059]缝隙部408也被描绘为示例。在截面中，看到多个缝隙部，其中每个缝隙部在U形NAND串的漏极侧列与源极侧列之间。还描绘了源极线SLA0、SLA1、SLA2的部分。还描绘了位线BLAO的部分。
[0060]短虚线描绘了如以下进一步讨论的存储器单元和选择栅。因此，图3B示出了以三维存储器阵列的多个物理层形成在衬底201上的非易失性存储元件的串(例如，NAND串)。串中的每个串具有有源区，该有源区包括竖直延伸通过物理层的沟道。每个串包括SG层中的漏极侧选择栅和非易失性存储元件。在图5中更详细地示出了的堆叠的区域669。
[0061]在一个实施方式中，在感测操作(例如，读取或编程验证)期间施加至公共源极线SLA0、SLA1以及SLA2的电压的幅度取决于所选择的存储器单元沿NAND串的位置。例如，所选择的存储器单元距所选择的字线越远，则至公共源极线的电压的幅度越低。然而，可以使用一些其他关系。此外，在一个实施方式中，NAND串在感测操作期间不被施加体偏压。
[0062 ] 图4A描绘了图2的包括直NAND串的块BLKO的实施方式。块BLKOB包括在组(SetBO、
SetBl、SetB2、SetB3.....SetBn，其中，在一个块中存在n+1个组)中布置的直的NAND串。每组NAND串与一个位线(BLBO、BLBl、BLB2、BLB3.....BLBn)关联。在一种方式中，块中与一个位线关联的所有NAND串在同一组中。每个直的NAND串具有一列存储器单元。例如，SetAO包括:NAND串NSBO、NSB1、NSB2、NSB3、NSB4以及NSB5。源极线与位线平行地延伸，并且源极线包括SLBO、SLBl、SLB2、SLB3.....SLBn。在一种方式中，块中的源极线彼此接合并且由一个驱动器驱动。在该示例中，位线在存储器单元阵列上方以及源极线在存储器单元阵列下方。
[0063]图4B描绘了图4A的具有直的串的3D非易失性存储器装置的块的截面图。图4A的NAND串的setBO的一部分的视图。在多层堆叠上描绘了分别与NAND串NSBO至NSB5对应的存储器单元的列。堆叠477包括:衬底201、衬底上的绝缘膜409以及源极线SLBO的一部分。回想子块中的另外的直NAND串例如沿X轴方向在截面上描绘的NAND串的前方和后方延伸。NAND串NSBO至NSB5各自在不同的子块中，但是在共同的一组NAND串(SetBO)中JSBO具有源极端503和漏极端501。还与其他缝隙一起描绘了缝隙502。还描绘了位线BLBO的一部分。虚线描绘了如以下进一步讨论的存储器单元和选择栅。
[0064]在一个实施方式中，在感测操作(例如，读取或编程验证)期间施加至包括SLB0、
SLBl、SLB2、SLB3.....SLBn的公共源极线的电压的幅度取决于被选存储器单元沿NAND串的位置。例如，被选存储器单元距被选字线越远，则至公共源极线的电压的幅度越低。然而，可以使用一些其他关系。此外，在一个实施方式中，NAND串在感测操作期间不被施加体偏压。
[0065]图4C描绘了具有直的串的3D非易失性存储器装置的另一实施方式的块的截面图。该实施方式与图4B的实施方式的不同之处在于:NAND串的源极端503不直接接触源极线。而是，NAND串的源极端503与衬底201直接物理接触。衬底201可以是硅。在图4C中没有描绘源极线。
[0066]图5A描绘了图3B的列CO的示出了漏极侧选择栅SGDO和存储器单元MC6，0的区域669的近视图。图5B描绘了图5A的列CO的截面图。区域669示出了电介质层D6至D8以及导电层WL6和导电层SG的部分。每个列包括沿列的侧壁沉积的若干层。这些层可以包括可以使用各种技术形成的氧化物-氮化物-氧化物层以及硅层。例如，原子层沉积可以用来沉积一个或更多个层。例如，块氧化物(或者阻挡层)可以沉积为层696，氮化物例如作为电荷俘获层(例如，电荷存储区CSR)的SiN可以沉积为层697，隧道氧化物(或者隧穿层)可以沉积为层698，硅本体或者沟道可以形成为层699。最里面的区域是可选的氧化硅芯695。对于硅本体699可替选的是形成实心芯。然而，如果使用氧化硅芯695，则装置的制造会更容易。块氧化物层696和隧道氧化物层698可以均由几层不同的电介质材料来形成。在一个实施方式中，块氧化物层696包括Al2O3层和S12层(在一个实施方式中，Al2O3层比S12层更接近字线)。在一个实施方式中，隧道氧化物层698包括氧化物膜、氮化物膜以及氧化物膜的堆叠。半导体本体或沟道699还可以被称为有源区。可以类似地在整个列上形成另外的存储器单元。
[0067]在一个可能的方式中，每个层696至699被形成为空心柱。在一个可能的方式中，区域695是硅氧化物芯。然而，芯695不是必要的。在一个可能的方式中，NAND串沟道是实心(即，不是空心柱)芯。柱的水平截面可以是圆形的。然而，不要求柱的水平截面是圆形的。在一个实施方式中，柱的水平截面是椭圆形。柱的水平截面可以偏离标准的圆形或标准的椭圆形。还要注意，列的尺寸(例如，x-y平面上的宽度)可以从顶部到底部改变。因此，柱的半径可以从顶部到底部改变。因此，本文中使用的术语“柱体的”不要求从顶部到底部的半径恒定。也就是说，本文中使用的术语“柱体的”允许一些逐渐变细。回想图3B的列CO的区域669是针对U形3D NAND串示例。然而，针对图5A和图5B的图和讨论也适用于直的3D NAND串，例如图4A至图4C的示例。
[0068]当对例如在图5A中描绘的存储器单元进行编程时，电子被存储在电荷俘获层的与存储器单元关联的部分。例如，在针对MC6，0的电荷俘获层697中，由符号表示电子。这些电子被从半导体本体并且通过隧道氧化物引入到电荷俘获层中。存储器单元的阈值电压与所存储的电荷的量成比例地增加。
[0069]在擦除操作的一个实施方式期间，NAND沟道中的电压可能由于GIDL而升高，而一个或更多个被选字线层的电压浮置。可能由于位线偏置与漏极侧选择栅偏置(SGD)之间的较高的电势差而发生GIDL，类似地，可能由于源极线偏置与源极侧选择栅偏置(SGS)之间的较高的电势差而发生GIDL。然后，一个或更多个被选字线层的电压被驱动而急剧地下降至较低电平如OV以产生跨隧道氧化物的电场，该电场可以使空穴从存储器单元的本体注入到电荷俘获层并且与电子重新结合。此外，电子可以从电荷俘获层隧穿至正偏置的沟道。这些机制中的一个或两个可以起作用以将负电荷从电荷俘获层移除，以及导致向擦除-验证电平Vv-擦除的较大的Vth下移。可以以连续迭代的方式重复该过程直到满足擦除-验证条件为止。针对未选字线，可以浮置字线但是不将字线驱动下降至较低电平，使得跨隧道氧化物的电场相对较小，以及不会发生或很少发生空穴隧穿。如果字线被浮置，则字线将被电耦接至NAND沟道。因此，字线的电势将上升，导致NAND沟道与相应字线之间的较低电势差。未选字线的存储器单元将很少经历或不经历Vth下移，因此，未选字线的存储器单元将不会被擦除。可以使用其他技术来擦除。
[0070]图5C示出了针对一个实施方式的硅竖直NAND沟道699与位线111和源极线128之间的电连接。硅沟道699与衬底201直接物理接触并且直接电接触，衬底201可以由硅形成。源极线128与在衬底201上形成的源极区590电接触。源极区590可以是η+区。因此，源极区590可以通过重掺杂硅衬底来形成。在一个实施方式中，源极线128由金属形成。示例金属包括但不限于:钛、钨、铜、铝以及钼。要注意，源极线128可以用作若干NAND串的公共源极线。例如，图4C中描绘的所有NAND串可以共享公共源极线。
[0071]硅NAND串沟道699的漏极端501与多晶硅塞592直接物理接触并且电接触。在一个实施方式中，位线触点811由金属形成。同样地，在一个实施方式中，位线111由金属形成。用于位线和位线触点的示例金属包括但不限于:钛、钨、铜、铝以及钼。要注意，在该示例中，可以通过漏极端501处的位线111(经由位线触点811和多晶硅塞592)和源极线128(经由源极区590和衬底201)来直接访问沟道699。然而，在该实施方式中，不存在用于将体偏压施加至NAND串沟道699的另外的端子。
[0072]图6描绘了形成在衬底上的NAND串的截面图。该示例针对2DNAND架构。该视图是简化的并且没有按比例绘制。NAND串600包括在衬底690上形成的源极侧选择栅606、漏极侧选择栅624以及八个存储元件608、610、612、614、616、618、620和622。在每个存储元件以及选择栅606和选择栅624的两侧设置若干源极/漏极区，源极/漏极区的一个示例是源极漏极/区630。在一个方式中，衬底690采用三阱技术，该三阱技术包括在η阱区694内的P阱区692，η阱区694进而在P型衬底区688内。可以至少部分地在P阱区上形成NAND串和其非易失性存储元件。
[0073]电势Vsrc被提供至源极线触点604。源极线触点604在NAND串600的一端接触源极侧扩散区632。源极线触点604的另一端接触公共源极线(未在图6中描绘)。因此，可以通过将电势Vsrc施加至公共源极线来将电势Vsrc施加至与公共源极线连接的每个NAND串的源极侧扩散区632。
[0074]在NAND串的另一端，位线触点626接触漏极侧扩散区634。位线电压Vbl被经由位线(未在图6中描绘)施加至位线触点。扩散区632和扩散区634可以是衬底690的重掺杂区。例如，掺杂可以与源极漏极/区630类似。
[0075]在一个可能的方式中，电压Vp-weii可以被经由端子602施加至P讲区692。电压Vn-Weii也可以被经由端子603施加至η阱区694。在一个实施方式中，不使用体偏压。这也可以通过将与施加至源极线的电压相同的电压施加至阱中的一个或两个来实现。因此，在一个实施方式中，Vsrc被施加至源极线触点604和P讲端子602两者。在一个实施方式中，Vsrc被施加至源极线触点604、p阱端子602以及η阱端子603。
[0076]在感测操作如读取操作或编程验证操作期间，在与被选存储元件关联的被选字线上设置控制栅电压(Vcgr)，在感测操作中确定了存储元件的状况例如存储元件的Vth1^b夕卜，存储元件的控制栅可以被设置为字线的一部分。例如，11^、11^1、11^、11^3、11^4、11^5、乳6以及WL7可以分别经由存储元件608、610、612、614、616、618、620以及622的控制栅来延伸。在一个可能的方案中，读取通过电压Vread可以被施加至与NAND串600关联的未选字线。Vread的幅度足以导通未选存储器单元。然而，要注意，Vread的幅度可以针对各种未选字线而不同Jsgs和Vsgd分别被施加至选择栅606和选择栅624。
[0077]在感测操作的一个实施方式中，Vsrc的幅度取决于所选择的非易失性存储元件距源极侧扩散区632多远。实际上，Vsrc的幅度可以取决于选择了哪个字线。
[0078]图7描绘了存储器阵列中的示例块。块包括示例位线BL0、BL1、BL2、...以及m个字线WLO至WLm-1 AGS表示用于源极侧选择栅的公共控制线，SGD表示用于漏极侧选择栅的公共控制线。用于块的公共源极线128连接至源极侧选择栅(其栅极连接至SGS)中的每个的端子。要注意，公共源极线128可切换地耦接(经由源极侧选择栅)至许多NAND串。示例块可以针对2D NAND或3D NAND。在漏极端，每个NAND串可切换地耦接(经由栅极连接至SGD的漏极侧选择栅)至其相应的位线。
[0079]接下来讨论可以使用的示例存储器系统。图8是使用单行/列解码器和读/写电路的非易失性存储器系统的框图。该图示出了根据一个实施方式的具有用于并行地对存储元件的页进行读取和编程的读/写电路的存储器装置200。存储器装置200可以包括一个或更多个存储器晶片898。存储器晶片898包括存储器元件855的存储器阵列、控制电路810以及读/写电路865。结合图9进一步讨论存储器阵列855。存储器阵列可以是二维存储器阵列或三维存储器阵列。在一个实施方式中，存储器阵列855包括在衬底上形成的2D NAND串，例如在图6中描绘的示例。在一个实施方式中，存储器阵列855包括在衬底上形成的3D NAND串，例如在图3B、图4B、图4C等中描绘的示例。
[0080]能够通过字线经由行解码器830和通过位线经由列解码器860来寻址存储器阵列855。读/写电路865包括多个感测块800并且允许存储元件的页能够并行地被读取或编程。通常，控制器850被包括在与一个或更多个存储器晶片898相同的存储器装置200中(例如，可移除存储卡)。经由线820在主机与控制器850之间传输命令和数据，以及经由线818在控制器与一个或更多个存储器晶片898之间传输命令和数据。
[0081 ]控制电路810与读/写电路865协作以对存储器阵列855执行存储器操作，并且控制电路810包括:状态机、片上地址解码器814以及电力控制模块816。状态机812提供存储器操作的芯片级控制。片上地址解码器814提供由主机或存储器控制器使用的地址至由解码器830和860使用的硬件地址之间的地址接口。电力控制模块816控制在存储器操作期间施加至字线和位线的功率和电压。
[0082]在一些实现中，可以组合图8的一些部件。在各种设计中，除了存储器阵列855之外的部件中的一个或更多个(单独或组合)可以被认为是控制电路。例如，一个或更多个控制电路可以包括控制电路810、状态机812、解码器814/160、电力控制816、感测块800 (包括图9中的处理器892)、读/写电力865以及控制器850等中的任一个或组合。结合图9来进一步讨论感测块800。
[0083]在另一实施方式中，非易失性存储器系统使用双行/列解码器和读/写电路。在阵列的相对侧以对称的方式实施由各种外围电路对存储器阵列855的访问，使得在每一侧的存取线和电路的密度减半。因此，行解码器被分成两个行解码器以及列解码器被分成两个列解码器。类似地，读/写电路被分成从阵列855的底部连接至位线的读/写电路和从阵列855的顶部连接至位线的读/写电路。用这种方式，读/写模块的密度基本上减少了一半。
[0084]图9是描绘感测块的一个实施方式的框图。个体感测块800被分成被称为感测模块880或感测放大器的一个或更多个核心部和被称为管理电路890的公共部。在一个实施方式中，将存在针对每个位线的单独的感测模块880和针对一组多个例如四个或八个感测块880的一个公共管理电路890。成组的感测模块中的每个感测模块经由数据总线872与所关联的管理电路进行通信。因此，存在与一组存储元件的感测模块进行通信的一个或更多个管理电路。
[0085]感测模块880包括感测电路870，感测电路870确定所连接的位线中的传导电流是高于还是低于预定阈值水平。感测模块880还包括位线锁存器882，位线锁存器882用于设置所连接的位线上的电压状况。例如，在位线锁存器882中锁存的预定状态将导致所连接的位线被拉至指定编程禁止的状态(例如，8.5至3V)。作为示例，FLG = O的值能够禁止编程，而FLG = I不禁止编程。
[0086]管理电路890包括:处理器892、一组数据锁存器894及在该组数据锁存器894与数据总线820之间耦接的I/O接口 896。处理器892执行计算例如确定所感测的存储元件中存储的数据并且将所确定的数据存储在该组数据锁存器中。该组数据锁存器894用于在读取操作期间存储由处理器892确定的数据位，以及在编程操作期间存储从数据总线820导入的数据位。导入的数据位表示意图编程到存储器中的写入数据。I/O接口 896提供数据锁存器894与数据总线820之间的接口。
[0087]在读取操作期间，系统的操作受状态机812的控制，状态机812控制将不同的控制栅电压提供至所访问的存储元件。当感测模块880逐步通过与存储器所支持的各种存储器状态对应的一个或更多个各种预定义控制栅电压时，感测模块880可以在这些电压中的一个电压处跳闸，并且将经由总线872从感测模块880向处理器892提供输出。这时，处理器892通过考虑感测模块的跳闸事件和关于经由输入线893从状态机施加的控制栅电压的信息来确定作为结果的存储器状态。然后，处理器892计算针对存储器状态的二进制编码并且将作为结果的数据位存储至数据锁存器894中。在另一实施方式中，位线锁存器882用作双功能，既用作用于锁存感测模块880的输出的锁存器又用作如上所述的位线锁存器。
[0088]一些实施方式可以包括多个处理器892。在一个实施方式中，每个处理器892将包括输出线(未示出)，使得输出线中的每个输出线是线或在一起的。在一些实施方式中，输出线在被连接至线或线之前被反转。因为接收线或的状态机能够确定被编程的所有位何时已经达到期望的电平，该配置使得能够在编程验证过程期间快速确定何时已经完成编程过程。例如，当每个位已经达到其期望的电平时，针对该位的逻辑零将被发送至线或线(或者数据I被反转)。当所有位输出数据O时(或数据I被反转)，则状态机知道终止编程过程。因为每个处理器与八个感测模块通信，状态机需要读取线或线八次，或者逻辑被添加至处理器892以累积关联的位线的结果，使得状态机仅需要读取线或线一次。类似地，通过正确地选择逻辑电平，全局状态机能够检测什么时候第一位改变其状态并且相应地改变算法。
[0089]在编程操作或验证操作期间，待编程的数据(写入数据)被从数据总线820存储在该组数据锁存器894中。在状态机的控制下的编程操作包括施加至所寻址的存储元件的控制栅的一系列编程电压脉冲。每个编程脉冲之后是读回(验证)以确定存储元件是否已经被编程至期望的存储器状态。在一些情况下，处理器892相对于期望的存储器状态监视读回存储器状态。当两者一致时，处理器892设置位线锁存器882以便使位线被拉至指定编程禁止的状态。即使编程脉冲出现在其控制栅上，这也禁止耦接至位线的存储元件进一步编程。在其他实施方式中，在验证过程期间，处理器首先加载位线锁存器882并且感测电路将位线锁存器882设置成禁止值。
[0090]数据锁存器堆叠894包含针对每个感测模块的数据锁存器的堆叠。在一个实施方式中，针对每个感测模块880有三个数据锁存器。在一些实施方式中，数据锁存器被实现为移位寄存器，使得其中存储的并行数据被转化为用于数据总线820的串行数据，反之亦然。与存储元件的读/写块对应的所有数据锁存器可以链接在一起以形成块移位寄存器，使得数据块可以通过串行传输来输入或输出。特别地，读/写模块组被调整成使得其数据锁存器组中的每个数据锁存器依次将数据移入或移出数据总线，就好像是用于整个读/写块的移位寄存器的一部分。
[0091]图1OA描绘了在编程操作期间施加至存储元件的控制栅的电压波形。波形或脉冲串包括:编程脉冲1010、1014、1016、1018和1020……，以及每个编程脉冲之间的一组验证脉冲，该组验证脉冲包括在图1OB中示出的一组示例验证脉冲1012。编程脉冲可以是幅度固定的，或者编程脉冲可以例如以固定的步长或变化的步长逐步升高。当施加每个验证脉冲时，针对待被编程至与验证脉冲关联的特定目标数据状态的被选存储元件执行验证操作来相对于验证电压评估存储元件的Vth。编程-验证操作或迭代包括编程脉冲和之后的验证脉冲组。
[0092]在一个实施方式中，编程脉冲的电压在初始电平如12V开始并且针对每个连续的编程脉冲增加增量例如0.5V直到达到最大值例如20V至25V。在一些实施方式中，针对数据被编程至例如状态A、B、C...的每个状态可以存在验证脉冲。在其他实施方式中，可以存在更多或更少的验证脉冲。例如，最初可以仅针对状态A提供验证脉冲，然后针对状态A和状态B提供验证脉冲，然后针对状态B和状态C提供验证脉冲等。例如，可以在所有位线编程期间使用波形，在所有位线编程中，偶数编号的位线和奇数编号的位线的存储元件被一起编程并且被一起验证。或者，可以分别地执行验证操作，例如首先针对偶数编号的位线执行验证操作，然后针对奇数编号的位线执行验证操作。
[0093]图1OB描绘了在编程验证操作期间施加至存储元件的控制栅的电压波形1012。在示例八状态实施方式中，可以应用控制栅电压如Vva、Vvb、Vvc、Vvd、Vve、Vvf以及Vvg。针对意图要编程使得其Vth超过某一控制栅电压的存储单元的验证过程包括:施加控制栅电压以及感测NAND串是否处于导通状态。如果NAND串处于导通状态，则Vth低于控制栅电压，并且在下一编程验证操作中将继续对存储元件进行编程。如果NAND串处于非导通状态，则Vth高于控制栅电压，并且在下一编程验证操作中存储元件将被锁定而不进一步编程。要注意，不要求在每个编程脉冲之后验证每个状态。在一些实施方式中，编程过程包括多个阶段，某些状态在一个阶段中被编程并且其他状态在另一阶段被编程。此外，可以在编程脉冲之后略过对状态中的一个或更多个状态的验证。例如，可以针对前几个编程脉冲略过对较高阈值电压状态的验证。
[0094]图1OC描绘了在读取操作期间施加至存储元件的控制栅的电压波形1030。例如，可以施加控制栅电压如Vra、Vrb、Vrc、Vrd、Vre、Vrf以及Vrg。针对存储元件的读取过程包括:确定限定存储元件的Vth的读取电平。或者，如果存储元件处于擦除状态或者最高编程状态，则仅需要确定一个边界读取电平。在一个方式中，从最低控制栅读取电压开始，进而将控制栅读取电压施加至字线。在确定NAND串已经达到导通状态的第一感测操作时，Vth低于控制栅电压，并且可以断定存储元件处于直接低于读取电平的数据状态。例如，如果NAND串在Vre被施加至被选字线时是首先导通的，则断定所关联的存储元件处于D状态。这种情况下，在Vra至Vrd被施加至被选字线时，NAND串是非导通的。
[0095]在一个实施方式中，图10A、图1OB以及图1OC的信号用于2D NAND。在一个实施方式中，图10A、图1OB以及图1OC的信号用于3D NAND。
[0096]图1IA是描述用于对非易失性存储器进行编程的方法的一个实施方式的流程图。在一个实施方式中，该过程用于编程2D NAND。在一个实施方式中，该过程用于编程3DNAND。可以使用在图1OA中的编程脉冲(vpgml、wpgm2等)的序列。在步骤1140处擦除待编程的存储器单元。步骤1140可以包括擦除比待编程的存储器单元更多的存储器单元(例如，以块或其他单位)。步骤1140包括执行擦除验证。在一个实施方式中，在擦除验证期间应用减少电流和/或电力消耗的擦除条件。
[0097]在步骤1142处，执行软编程以缩小针对所擦除的存储器单元的擦除阈值电压的分布。由于擦除过程，一些存储器单元可以处于比需要的擦除状态更深的擦除状态。软编程可以应用较小的编程脉冲来将所擦除的存储器单元的阈值电压移动至更接近擦除验证电平。在图1IA的步骤1150处，由控制器850发出“数据加载”命令并且“数据加载”命令被输入到命令电路，使得数据能够被输入至数据输入/输出缓冲器。在步骤1152处，指定页地址的地址数据被从控制器或主机输入到行控制器或解码器814。受输入至命令电路的地址锁存器信号影响，输入数据被经由状态机812识别为页地址并且被锁存。在步骤1154处，针对所寻址的页的编程数据的页被输入至数据输入/输出缓冲器以编程。例如，在一个实施方式中，可以输入512个字节的数据。该数据被锁存在针对被选位线的适当的寄存器中。在一些实施方式中，数据还被锁存在针对所选择的位线的第二寄存器中用于验证操作。在步骤1156处，由控制器发出“编程”命令并输入到数据输入/输出缓冲器。由状态机812经由输入至命令电路的命令锁存器信号来锁存命令。
[0098]由“编程”命令触发，在步骤1154中锁存的数据将被使用图1lA的施加至适当的字线的步进脉冲而编程至由状态机812控制的被选存储器单元中。在步骤1158处，施加至被选字线的编程脉冲电压电平Vpgm被初始化为起始脉冲(例如，12V)，并且由状态机812维持的程序计数器PC被初始化为O。在步骤1160处，第一 Vpgm脉冲被施加至被选字线。如果逻辑“O”被存储在指示对应的存储器单元应该被编程的特定数据锁存器中，则对应的位线被接地。另一方面，如果逻辑“Γ被存储在指示对应的存储器单元应当保持在其当前数据状态的特定锁存器中，则对应的位线被连接至Vdd以禁止编程。
[0099]在步骤1162处，验证被选存储器单元的状态。图1OB示出了在一个实施方式中的施加至被选字线的一系列验证基准电压。在该示例中，存储器单元存储均存储三位，使得使用验证基准电平Vva至Vvg。然而，如上所示，不要求在每个编程脉冲之后验证每个状态。
[0100]如果检测到被选单元的目标阈值电压已经达到适当的电平，则在对应的数据锁存器中存储的数据被改变至逻辑“I”。如果检测到阈值电压还没有达到适当的电平，则存储在对应的数据锁存器中的数据不改变。用这种方式，具有存储在其对应的数据锁存器中的逻辑“I”的位线不需要被编程。当所有数据锁存器都存储逻辑“I”时，状态机知道所有被选单元已经被编程。在步骤1164处，检查所有的数据锁存器是否都存储逻辑“I”。如果所有的数据锁存器都存储逻辑“I”，则因为所有被选存储器单元被编程并且被验证至其目标状态，则编程过程完成并且成功。在步骤1166处报告“通过”状态。
[0101]如果在步骤1164处确定不是所有数据锁存器都存储逻辑“I”，则编程过程继续。在步骤1168处，对照编程极限值来检测程序计数器PC。编程极限值的一个示例是20，然而，在各种实现中可以使用其他值。如果程序计数器PC不小于20，则在步骤1169处确定还没有被成功编程的位的数量是否等于或者小于预定数量。如果未成功编程的位的数量等于或小于预定数量，则编程过程被标记为通过，并且在步骤1171处报告通过的状态。可以在读取过程期间使用错误校正来进行校正未成功编程的位。然而，如果未成功编程的位的数量大于预定数量，则编程过程被标记为失败，并且在步骤1170处报告失败的状态。如果程序计数器PC小于20，则在步骤1172处Vpgm电平增加了步长，并且程序计数器PC递增。在步骤1172之后，过程循环返回至步骤1160以施加下一 Vpgm脉冲。
[0102]图1lA的流程图描绘了编程方法的一个轮次。这可以是仅单轮次过程的轮次或多轮次过程中的一个轮次。作为一个示例，可以针对二进制存储应用单个轮次。可以针对多级存储应用两轮次编程方法。针对两轮次编程方法，可以针对编程操作的每个轮次来执行步骤1158至步骤1172。两轮次编程过程的一个示例是在第一轮次中将存储器单元编程至中间状态以及在第二轮次中将存储器单元编程至最终状态。在第一轮次中，可以施加一个或更多个编程脉冲，编程脉冲的验证的结果确定单元是否处于适当的中间状态。在第二轮次中，可以施加一个或更多个编程脉冲，编程脉冲的验证的结果确定单元是否处于适当的最终状
??τ O
[0103]在成功的编程过程结束时，存储器单元的阈值电压应该在针对经编程的存储器单元的阈值电压的一个或更多个分布内或处于针对经擦除的存储器单元的阈值电压的分布内。图1lB示出了在每个存储器单元以四个物理状态存储两位的数据时用于存储器单元阵列的示例性阈值电压分布。分布1100表示可以具有负的阈值电压电平的处于擦除状态(存储“11”)的单元的阈值电压的分布。分布1102表示处于存储“10”的第一编程状态(“Α”)的单元的阈值电压的分布。分布1104表示处于存储“00”的第二编程状态(“B”)的单元的阈值电压的分布。分布1106表不处于存储“01”的第三编程状态(“(Γ )的单元的阈值电压的分布。在一个实施方式中，每个存储器单元存储单个位。在这种情况下，仅有两种阈值分布。
[0104]当对存储器单元编程时，可以针对A状态至C状态分别使用编程验证基准电平Vva、Vvb以及Vvc来验证存储器单元。当读取存储器单元时，可以使用读取基准电平Vra来确定存储器单元是否处于A状态分布或更高状态分布。同样地，Vrb和Vrc分别是针对B状态和C状态的读取基准电平。还描绘了擦除验证电平(Vev)。
[0105]图1lC和图1lD描绘了根据一个实施方式的两轮次编程序列。在第一轮次中，对低页进行编程。在第二轮次中，对高页进行编程。如在图1lC中所示，在第一轮次中，意图用于B状态或C状态的存储元件被编程至中间状态1105。中间状态1105具有验证电平VvLM。
[0106]如在图1lD中所示，在第二轮次中，完成编程至A状态、B状态以及C状态。目标为A状态的存储元件被从Er状态1100编程至A状态1102。目标为B状态的存储元件被从LM状态1105编程至B状态1104。目标为C状态的存储元件被从LM状态1105编程至C状态1106。
[0107]当然，如果用超过四个物理状态来操作存储器，则将在与状态数量相等的存储器单元的限定的电压阈值窗内存在一些阈值电压分布。此外，尽管特定的位模式已经被分配至分布或物理状态中的每个，但是可以分配不同的位模式。
[0108]
【申请人】已经注意到了某些故障取决于在感测操作期间选择了哪个字线。一种类型的故障被称为E至A故障。这指的是应该处于擦除状态(E)的存储器单元被感测为处于A状态的情况。
[0109]在一个示例中，当所选择的存储器单元距NAND串的源极端较远时，存在更多的故障。针对这种情况的可能的解释涉及沿NAND串的电阻。图12A示出了源极侧电阻模型。该图描绘了几个NAND串的示意性表示。每个NAND串的源极端经由源极侧选择栅连接至公共源极线128。每个NAND串的漏极端经由漏极侧选择栅连接至其自身的位线(BL0至BL6)。每个NAND串与字线(WL0至WLm-1)中的一个关联。针对NAND串中的一个，描绘了一些电阻元件1220。电阻元件1220表示NAND串的沟道的电阻。
[0110]在感测操作期间，例如读取操作或编程验证操作期间，电压Vsrc被施加至公共源极线128。在典型的感测操作期间，位线上的电压大于公共源极线128上的电压。基准电压被施加至其存储器单元被选择用于感测的字线。其他字线可以具有施加于其上的读取通过电压。针对NAND串中的一个描绘了电流Icell。电流的幅度将取决于所选择的存储器单元的状况(例如，阈值电压)。
[0111]由于沿NAND串存在一些电阻1220，沿NAND串从源极线128移动至位线(在假定的Icell的方向的情况下)将存在电压Vsrc的一些升高。这意味着被选存储器单元沿NAND串的位置对其经历的Vsrc的幅度具有影响。例如，位线附近的被选存储器单元可能比公共源极线128附近的被选存储器单元经历更大的幅度Vsrc。在图12B中描绘了该关系，图12B示出了与被选字线相对的“源极侧电压”。源极侧电压指的是给定的被选存储器单元的源极侧的电压。例如，参照图6，针对具有施加至其栅极的Vcgr的存储器单元的源极侧电压指的是存储器单元的源极侧的源极漏极/区630处的电压。
[0112]较高的源极侧电压可以导致较严重的亚阈值斜率，较高的中性阈值电压、被编程到电荷存储区(例如，浮置栅)中的较少的电子。这些因素可以间接地导致较差的E至A故障或其他故障。
[0113]该问题在更多擦除/编程循环的情况下会变得更严重。针对该模式的可能的解释是:在编程和/擦除操作期间电荷可以沿NAND串变成被俘获。这些电荷可以增加沿NAND串的电阻。因此，沿NAND串的电阻1220随着更多擦除/编程循环(还称为“写/擦除”循环)而变得更严重。
[0114]当每个存储器单元存储一位或当每个存储器单元存储多位的情况下会发生前述问题。可以在2D NAND、3D NAND的情况下发生前述问题，但是不限于2D NAND、3D NAND。
[0115]在一个实施方式中，在感测操作期间施加至公共源极线128的电压的幅度取决于被选存储器单元沿NAND串的位置。在一个实施方式中，感测操作是读取操作。在一个实施方式中，感测操作是编程验证操作。这可以补偿前述源极侧电阻问题。
[0116]图13是描绘了一个实施方式的在感测操作期间施加至公共源极线的电压相对于被选存储器单元的位置的依赖关系的图。在该示例中，随着被选存储器单元距被选NAND串的源极端变远，Vsrc的幅度降低(如由曲线1302所示)。在该示例中，使用四个不同的区。然而，可以使用更多或更少的区。这些区可以均是相同的尺寸或者可以是不同的尺寸(根据区中的存储器单元的数量)。
[0117]图14是描绘一个实施方式的用于感测存储器单元的过程的流程图。在一个实施方式中，在2D NAND串中使用该过程。在一个实施方式中，在3D NAND串中使用该过程。
[0118]步骤1402包括向被选字线施加基准电压。这可以是读取基准电压如Vra、Vrb、Vrc(参见图11B)，验证电压如Vva、Vvb、Vvc(参见图11B)，但是不限于这些。如所提到的，在一个实施方式中，NAND串中的每个NAND串的第一端经由源极侧选择栅连接至公共源极线。电压的幅度取决于相应的NAND串的源极端与相应的被选非易失性存储元件之间的距离。图13示出了该依赖关系的示例。步骤1402不限于该示例。
[0119]步骤1404包括:在向被选字线施加基准电压时向公共源极线施加电压。在一个实施方式中，施加至公共源极线的电压不对NAND串产生体偏压。在一个实施方式中，这通过将相同的电压施加至形成有2D NAND串的衬底来实现。例如，参照图6，Vsrc被施加至源极线触点604并且还被施加至P讲端子602。此外，Vsrc也可以被施加至η讲端子603。
[0120]在一个实施方式中，无论相应串的源极端与相应的被选非易失性存储元件之间的距离如何，施加至公共源极线的电压都产生对NAND串的相同量的反(或体)偏压。换言之，不要求至衬底(例如，P阱)的电压与至公共源极线的电压相同，但是无论被选字线的位置如何，至衬底的电压与至公共源极线的电压之间的差都应该是相同的。
[0121]步骤1406包括响应于基准电压对NAND串的上与被选字线关联的相应的被选非易失性存储元件的状况进行感测。以下结合图17Α至图20Β讨论图14的过程的各种实施方式。
[0122]在感测操作期间，除了施加至被选字线的基准电压之外，读取通过电压(例如，Vread)通常被施加至未选字线。读取通过电压具有足够的幅度使得未选存储器单元将接通。不要求读取通过电压的幅度针对所有未选字线相同。在一个实施方式中，未选字线中的至少一些上的读取通过电压的幅度取决于被选存储器单元沿NAND串的位置。
[0123]图15是示出公共源极线电压和读取通过电压相对于被选存储器单元距NAND串的源极端的距离的一个实施方式的图。曲线1302针对公共源极线电压，并且已经讨论了。曲线1502针对读取通过电压(Vread)。在该示例中，针对每个电压存在四个区。此外，在该实施方式中，针对每个电压的四个区覆盖确切的相同的存储器单元。
[0124]此外，读取通过电压在与公共源极线电压相同的方向上移动。因此，在该实施方式中，被选存储器单元距NAND串的源极端越远，则Vread降低的越多。在一个实施方式中，Vread降低的量与Vsrc随距NAND串的源极端的距离而降低的量相同。因此，在一个实施方式中，Vread与Vsrc之间的差保持相同。
[0125]图16A示出了在读取操作期间施加至NAND串的读取通过电压的方案的一个示例。在该方案中，存在三个不同的读取通过电压。第一读取通过电压VreadS被施加到NAND串的源极端与源极侧的被选存储器单元的第二近邻之间。第二读取通过电压VreadK被施加至被选存储器单元的每个近邻。第三读取通过电压VreadR被施加至NAND串的漏极端与漏极侧的被选存储器单元的第二近邻之间。
[0126]在读取操作期间施加至未选存储器单元中的每个存储器单元的VreadS的幅度可以针对特定的感测操作相同。然而，在一个实施方式中，读取操作期间的VreadS的幅度取决于被选存储器单元的位置。随着被选存储器单元距NAND串的源极端越远，读取操作期间的VreadS的幅度可以降低。在图15中描绘了这样的示例关系。
[0127]施加至未选存储器单元中的每个存储器单元的VreadD的幅度可以针对特定的感测操作相同。然而，在一个实施方式中，读取操作期间的VreadD的幅度取决于被选存储器单元的位置。随着被选存储器单元距NAND串的源极端越远，读取操作期间的VreadD的幅度可以降低。在图15中描绘了这样的示例关系。
[0128]无论所选择的存储器单元的位置如何，读取操作期间VreadK的幅度都可以是相同的，但是这不是必要的。
[0129]图16B示出了在编程验证操作期间施加至NAND串的读取通过电压的方案的一个示例。在该方案中，存在三个不同的读取通过电压。第一读取通过电压VreadS被施加到NAND串的源极端与源极侧的被选存储器单元的第二近邻之间。第二读取通过电压VreadK被施加至被选存储器单元的每个近邻。第三读取通过电压VreadpD被施加到NAND串的漏极端与漏极侧的被选存储器单元的第二近邻之间。
[0130]在前述示例中，假定被选存储器单元与NAND串的漏极端之间的存储器单元还没有被编程。因此，其阈值电压仍应当是较低的。例如，仍可以擦除这些存储器单元(但是不要求处于擦除状态)。因为期望这样的存储器单元具有较低的阈值电压，读取通过电压的幅度(VreadpD)可以是很低的。
[0131 ]与以上的读取示例类似，施加至未选存储器单元中的每个存储器单元的VreadS的幅度可以针对特定的感测操作相同。然而，在一个实施方式中，编程验证期间的VreadS的幅度取决于被选存储器单元的位置。随着被选存储器单元距NAND串的源极端越远，编程验证期间VreadS的幅度可以降低。在图15中描绘了这样的示例关系。
[0132]施加至未选存储器单元中的每个存储器单元的VreadpD的幅度可以针对特定的感测操作相同。此外，无论所选择的存储器单元的位置如何，VreadpD的幅度可以是相同的，但是这不是必要的。
[0133]类似地，无论所选择的存储器单元的位置如何，编程验证期间VreadK的幅度可以是相同的，但是这不是必要的。
[0134]图17A是一个实施方式的读取操作的过程的流程图。存在许多方式在读取操作期间测量存储器单元的传导电流。在一个示例中，通过存储器单元对感测放大器中的专用电容器进行放电的速率来测量存储器单元的传导电流。在一个实施方式中，存储器阵列中的管理电路可以通过存储器单元对感测放大器中的专用电容器进行放电的速率来测量存储器单元的传导电流。在另一示例中，被选存储器单元的传导电流允许(或未能允许)包括存储器单元的NAND串使位线放电。在一段时间之后测量位线上的电荷来检查位线是否已经放电或没有放电。图17B描述了在读取操作期间的信号，在该读取操作中，管理电路通过存储器单元对感测放大器中的专用电容器进行放电的速率来测量存储器单元的传导电流。
[0135]为方便起见图17A中的步骤被以特定顺序来描述并且不一定按照所描述的顺序进行。在步骤1702中，管理电路访问指示被选存储器单元距NAND串的源极端的距离的信息。在一个实施方式中，被选字线的编号或位置提供该信息。在一个实施方式中，字线被分成不同的区。在这种情况下，管理电路确定被选字线处于哪个区。
[0136]在步骤1704中，电压被施加至公共源极线。电压的幅度取决于被选存储器单元沿NAND串的位置。例如，幅度取决于被选存储器单元距NAND串的源极端的距离。在一个实施方式中，电压的幅度取决于被选字线(WLn)的位置。图17B描绘了在时间tl施加至源极(公共源极线)的Vsrc。在该示例中，WLn是所选择的字线。
[0137]在步骤1706中，如果在衬底上形成的2DNAND串上应用该过程，则衬底被偏置成与公共源极线相同的电压。参照图16A，电压Vsrc被施加至P阱区692。此外，Vsrc也可以被施加至η阱区694。参照图17Β，电压Vsrc被示出为在时间11施加至ρ阱。
[0138]要注意，针对3D NAND，不需要偏置衬底(例如，讲)。参照图4Β，作为一个示例，NAND串的一端可以根据位线BLBO上的电压偏置，NAND串的另一端可以根据源极线SLBO上的电压偏置。此外，字线(WL0至WL5)可以对存储器单元的栅极提供偏置。然而，不需要可以用于将NAND串的本体偏置到除了源极线电压之外的电压的第四端子。参照图5Α至图5B，NAND串的沟道699完全被存储器单元包围。例如，区域699完全被区域696、区域697、区域698包围。此外，在一个实施方式中，在沟道699内部存在氧化硅(或一些其他绝缘体)的芯695 ο在另一实施方式中，不存在芯695。无论怎样，针对该示例，不存在可以将体偏压施加至NAND串的本体的另外的端子。
[0139]在步骤1708中，被选位线被固定至钳位电压。这可以通过具有将位线固定至钳位电压的电路的感测放大器来实现。图17B描绘了位线钳位电压Vblc，位线钳位电压Vblc在时间11被施加至被选位线。在这种情况下，感测模块880无论NAND串在做什么都将被选位线电压保持恒定，因此感测模块880用“固定”该电压的位线来测量电流流动。因此，位线电压在tl时升高并且在感测操作期间不改变。在一个实施方式中，Vblc大于Vsrc。因此，任何传导电流将从位线流至公共源极线128。
[0140]在步骤1710中，电压被施加至源极侧选择线和漏极侧选择线。考虑其他电压例如在位线和公共源极线上的电压，这些电压具有用于导通NAND串的源极侧选择栅和漏极侧选择栅的适当的幅度。导通源极侧选择栅将NAND串的源极侧连接至公共源极线128。导通漏极侧选择栅将每个NAND串的漏极侧连接至其相应的位线。图17B描绘了在时间tl施加至SGS(源极侧选择栅线)的电压Vsgs和施加至SGD(漏极侧选择栅线)的电压Vsgd。
[0141]在步骤1712中，读取通过电压被施加至源极侧未选字线。读取通过电压的幅度取决于被选存储器单元沿NAND串的位置。例如，幅度取决于被选存储器单元距NAND串的源极端的距离。
[0142]图17B描绘了在时间tl施加至未选字线WLO至WLn-2的读取通过电压VreadS。在该示例中，VreadS针对该感测操作对于WLO至WLn-2之间的未选字线中的每个字线是相同的。然而，VreadS的幅度取决于被选字线WLn的位置。在一个实施方式中，管理电路基于被选字线WLn处于什么区来确定VreadS的幅度。
[0143]在步骤1714中，读取通过电压被施加至与被选字线相邻的未选字线。图17B描绘了在时间tl施加至未选字线WLn-1和WLn+Ι的读取通过电压VreadK。该电压的幅度不要求取决于被选字线的位置。
[0144]在步骤1716中，读取通过电压被施加至漏极侧未选字线。读取通过电压的幅度取决于被选存储器单元沿NAND串的位置。例如，幅度取决于被选存储器单元距NAND串的源极端的距离。
[0145]图17B描绘了在时间tl施加至未选字线WLn+2至WLm的读取通过电压VreadD。在该示例中，WLm-1是最接近漏极侧选择线(SGS)的字线。在该示例中，VreadD针对该感测操作对于WLn+2至WLm-1之间的未选字线中的每个字线是相同的。然而，VreadD的幅度取决于被选字线WLn的位置。在一个实施方式中，管理电路基于被选字线WLn处于什么区来确定VreadD的幅度。
[0146]在步骤1718中，一个或更多个读取基准电压被施加至被选字线(WLn)。图17B描绘了在时间tl施加至被选字线的电压￥08匕￥084勺示例是￥瓜、￥外以及￥^(参见图118)。在施加Vcgr之后，感测与每个NAND串关联的位线以确定被选存储器单元的状况。在一个实施方式中，通过感测模块880确定感测模块880中的感测电容器是否已经耗散了足够的量来实现对被选位线的感测。例如，在感测电容器没有连接至位线时对感测电容器进行充电。然后，感测电容器在某预定的时间段期间连接至位线以允许来自被选存储器单元的传导电流使感测电容器放电。然后，对感测电容器上的电压进行感测以确定存储器单元的状况。
[0147]如所提到的，另一感测选项是将被选位线预充电至预充电电压。然后，基于被选存储器单元的传导电流，允许被选位线放电。图18A描绘了使用这样的感测的一个实施方式的流程图。图18B描绘了在一个这样的实施方式期间的信号。图18A的与图17A的步骤相同的步骤具有相同的附图标记，并且将不详细地讨论。此外，图18B中的许多信号与图17B中的信号相同，并且将不详细地讨论。
[0148]在步骤1702中，管理电路访问指示被选存储器单元距NAND串的源极端的距离的信息。在一个实施方式中，被选字线的编号或位置提供该信息。
[0149]在步骤1704中，电压被施加至公共源极线128。该电压的幅度取决于被选存储器单元沿NAND串的位置。
[0150]如果在衬底上形成的2DNAND中应用该过程，则在步骤1706中，衬底被偏置成与公共源极线128相同的电压。
[0151]在步骤1808中，被选位线被预充电。这可以通过具有将位线预充电至期望的电压的电路的感测放大器来实现。图18B描绘了在时间11被增加至Vprecharge的被选位线电压。
[0152]在步骤1810中，电压被施加至漏极侧选择线。考虑其他电压例如位线上的电压，该电压具有用于导通NAND串的漏极侧选择栅的适当的幅度。图18B描绘了在时间tl施加至SGD(漏极侧选择栅线)的电压Vsgd。
[0153]在步骤1712中，读取通过电压(例如，VreadS)被施加至源极侧未选字线。读取通过电压的幅度取决于被选存储器单元沿NAND串的位置。
[0154]在步骤1714中，读取通过电压被施加至与被选字线相邻的未选字线上。该电压的幅度不要求取决于被选字线的位置。
[0155]在步骤1716中，读取通过电压(例如，VreadD)被施加至漏极侧未选字线。读取通过电压的幅度取决于被选存储器单元沿NAND串的位置。
[0156]在步骤1817中，允许NAND串控制其相应的位线上的电压。这可以通过在感测模块880中的电路来实现。例如，将预充电电压施加至位线的晶体管可以与位线断开连接。此外，NAND串的源极侧可以连接至公共源极线128以允许电流从NAND串流至公共源极线128。图18B示出了公共源极线SGS上的电压在时间t2去往Vsgs。
[0157]在步骤1718中，一个或更多个读取基准电压被施加至被选字线(WLn)。
[0158]在步骤1820中，位线被感测。如由信号线1850所描绘的，如果选择用于读取的存储器单元的阈值电压大于施加至被选字线WLn的Vcgr，则被选存储器单元将不导通并且位线将不放电。如由曲线1852所描绘的，如果选择用于读取的存储器单元中的阈值电压低于Vcgr或者低于施加至被选字线WLn的验证电平，则选择用于读取的存储器单元将导通(导电)并且位线电压将耗散。在时间t2之后时间t3之前的一些点处(如由特定实现确定的)，感测模块880将确定位线电压是否已经耗散了足够的量。因此，确定存储器单元相对于基准电压的状况。
[0159]图19A是编程验证操作的过程的一个实施方式的流程图。图19B描绘了针对存储器单元阵列在编程验证操作期间的信号，编程验证操作通过存储器单元对感测放大器中的专用电容器进行放电的速率来测量存储器单元的传导电流。图19A和图17A具有许多相似点。附图中类似的步骤将使用相同的附图标记，并且为了避免重复将不详细地讨论。
[0160]在步骤1702中，管理电路访问指示被选存储器单元距NAND串的源极端的距离的信息。
[0161]在步骤1704中，电压被施加至公共源极线128。电压的幅度取决于被选存储器单元沿NAND串的位置。图19B描绘了在时间11施加至源极(公共源极线)的Vsrc。
[0162]如果在衬底上形成的2DNAND串中应用该过程，则在步骤1706中衬底被偏置到与公共源极线相同的电压。参照图19B，电压Vsrc被示出为施加至P阱。
[0163]在步骤1708中，被选位线被固定在钳位电压。图19B描绘了位线钳位电压VblcJi线钳位电压Vb I c在时间11被施加至被选位线。
[0164]在步骤1710中，电压被施加至源极侧选择线和漏极侧选择线。图19B描绘了在时间tl施加至SGS(源极侧选择栅线)的电压Vsgs和施加至SGD(漏极侧选择栅线)的电压Vsgd。
[0165]在步骤1712中，读取通过电压被施加至源极侧未选字线。读取通过电压的幅度取决于被选存储器单元沿NAND串的位置。例如，幅度取决于被选存储器单元距NAND串的源极端的距离。图19B描绘了在时间tl施加至未选字线WLO至WLn-2的读取通过电压VreadS。
[0166]在步骤1714中，读取通过电压被施加至与被选字线相邻的未选字线上。图17B描绘了在时间tl施加至未选字线WLn-1和WLn+Ι的读取通过电压VreadK。该电压的幅度不要求取决于被选字线的位置。
[0167]在步骤1916中，读取通过电压被施加至漏极侧未选字线。该电压的幅度不要求取决于被选字线的位置。
[0168]图19B描绘了在时间tl施加至未选字线WLn+2至WLm-1的读取通过电压VreadpD。在该示例中，WLm-1是最接近漏极侧选择线(SGS)的字线。结合图16B讨论了电压VreadpD。
[0169]在步骤1918中，一个或更多个编程验证基准电压被施加至被选字线(WLn)。图19B描绘了在时间tl施加至被选字线的Vcgr。针对每个存储器单元存储两位的示例，Vcgr可以是图118中编程验证电压￥￥六、￥￥8、￥￥(:中任一个。
[0170]在施加Vcgr之后，在步骤1720中，感测与每个NAND串关联的位线以确定被选存储器单元的状况。感测可以与图17A中的步骤1720类似。
[0171]如在图18A中的读取操作示例中所述，另一感测选项是将被选位线预充电至预充电电压。然后，基于被选存储器单元的传导电流，允许被选位线放电。图20A描绘了针对编程验证操作使用这样的感测的一个实施方式的流程图。图20B描绘了针对编程验证操作的一个这样的实施方式期间的信号。图20A的与图17A、图18A和/或19A的步骤相同的步骤具有相同的附图标记，并且将不详细地讨论。此外，图20B中的许多信号与图17B、18B和/或19B中的信号相同，并且将不详细地讨论。
[0172]在步骤1702中，管理电路访问指示被选存储器单元距NAND串的源极端的距离的信息。在一个实施方式中，被选字线的编号或位置提供该信息。
[0173]在步骤1704中，电压被施加至公共源极线。该电压的幅度取决于被选存储器单元沿NAND串的位置。
[0174]如果在衬底上形成的2DNAND中应用该过程，则在步骤1706中衬底被偏置成与公共源极线相同的电压。
[0175]在步骤1808中，被选位线被预充电。这可以通过具有将位线预充电至期望的电压的电路的感测模块880来实现。图20B描绘了在时间11被增加至Vprecharge的被选位线电压。
[0176]在步骤1810中，电压被施加至漏极侧选择线。考虑其他电压例如位线上的电压，这些电压具有用于导通NAND串的漏极侧选择栅的适当的幅度。图20B描绘了在时间tl被施加至SGD(漏极侧选择栅线)的电压Vsgd。
[0177]在步骤1712中，读取通过电压被施加至源极侧未选字线。读取通过电压的幅度取决于被选存储器单元沿NAND串的位置。图20B示出了在时间tl被施加至字线WLO至WLn-2的VreadS0
[0178]在步骤2014中，读取通过电压被施加至与被选字线相邻的未选字线上。该电压的幅度不要求取决于所被选字线的位置。
[0179]在步骤1916中，通过电压被施加至漏极侧未选字线。该电压的幅度不要求取决于被选字线的位置。图20B示出了在时间11被施加至字线WLn+2至WLm-1的VreadpD。
[0180]在步骤1817中，允许NAND串控制其相应的位线上的电压。这可以通过感测模块880中的电路来实现。例如，将预充电电压施加至位线的晶体管可以与位线断开连接。此外，NAND串的源极侧可以连接至公共源极线128以允许电路从NAND串流至公共源极线。图20B示出了公共源极线SGS上的电压在时间t2去往Vsgs，这导通了源极侧选择栅以将NAND串连接至公共源极线128。
[0181]在步骤2018中，一个或更多个编程验证基准电压被施加至被选字线(WLn)。
[0182]在步骤1820中，位线被感测。如由信号线1850所描绘的，如果选择用于读取的存储器单元的阈值电压大于施加至被选字线WLn的Vcgr，则被选存储器单元将不导通并且位线将不放电。如由曲线1852所描绘的，如果选择用于读取的存储器单元中的阈值电压低于Vcgr或者低于施加至被选字线WLn的验证电平，则选择用于读取的存储器单元将导通(导电)并且位线电压将耗散。在时间t2之后时间t3之前的一些点处(如由特定实现确定的)，感测放大器将确定位线电压是否已经耗散了足够的量。因此，确定了存储器单元相对于基准电压的状况。
[0183]要注意，结合附图17A至20B描述的实施方式的许多变型是可行的。存在用于将读取通过电压施加至未选字线的许多其他的替选。在示例中，施加有VreadS的被选字线的源极侧上的字线的组包括除与被选字线相邻的字线之外的所有字线。然而，VreadS可以被施加至被选字线的源极侧的较小组的未选字线。同样地，施加有VreadD(用于读取操作)的被选字线的源极侧的字线的组包括除与被选字线相邻的字线之外的所有字线。然而，VreadD可以被施加至被选字线的漏极侧的较小组的未选字线。然而，可以使用具有VreadS和/或VreadD使其幅度取决于被选字线的位置的相同原理。
[0184]—个实施方式包括非易失性存储装置，其包括:非易失性存储元件的多个串，每个串具有漏极端和源极端；公共源极线，其可切换地耦接至串中的每个串的源极端；多个位线，其中，串中的每个串的漏极端与多个位线中的位线关联;与多个串关联的多个字线；以及与公共源极线和多个字线通信的管理电路。管理电路被配置成向多个字线中的被选字线施加基准电压。管理电路被配置成在向被选字线施加基准电压的同时向公共源极线施加第一电压。管理电路被配置成响应于基准电压来感测与被选字线关联的多个串上的相应被选非易失性存储元件的状况。第一电压的幅度取决于相应串的源极端与相应被选非易失性存储元件之间的距离，并且无论相应串的源极端与相应被选非易失性存储元件之间的距离如何，第一电压对该串产生相同量的反偏压。
[0185]在先前段的装置的一个实施方式中，当给定的被选非易失性存储元件距给定被选非易失性存储元件的串的源极端越远时，由管理电路施加的第一电压的幅度越低。
[0186]在两个先前段的装置的一个实施方式中，在向公共源极线施加第一电压时，管理电路不向多个串施加任何反偏压。
[0187]在三个先前段的装置的一个实施方式中，多个串是存在于衬底的阱中的NAND串。当管理电路向公共源极线施加第一电压以及向被选字线施加基准电压时，管理电路向阱施加第一电压。
[0188]—个实施方式包括操作非易失性存储装置的方法。该方法包括以下步骤。向与多个NAND串关联的多个字线中的被选字线施加基准电压。多个NAND串中的每个NAND串的第一端连接至公共源极线。在向被选字线施加基准电压的同时向公共源极线施加第一电压。第一电压不对多个NAND串产生体偏压。响应于基准电压感测与被选字线关联的多个NAND串上的相应被选非易失性存储元件的状况。第一电压的幅度取决于相应NAND串的第一端与相应被选非易失性存储元件之间的距离。
[0189]在先前段的方法的一个实施方式中，在向被选字线施加基准电压时向公共源极线施加第一电压包括:当被选非易失性存储元件接近于其NAND串的第一端时，向公共源极线施加具有第一幅度的第一电压；以及当被选非易失性存储元件远离其NAND串的第一端时，向公共源极线施加具有第二幅度的第一电压，其中，第二幅度低于第一幅度。
[0190]—个实施方式包括三维(3D)非易失性存储装置，其包括:衬底;在衬底上的多个导电层，其中，多个导电层包括多个字线;在衬底上的堆叠中与导电层交替的多个绝缘层；以及三维存储器阵列，其包括延伸通过衬底上的导电层和绝缘层的多个竖直取向的NAND串。每个竖直取向的NAND串包括多个非易失性存储元件和竖直取向的沟道。竖直取向的沟道中的每个被相应NAND串的非易失性存储元件包围，每个NAND串具有漏极端和源极端。该存储装置还包括:可切换地耦接至多个竖直取向的NAND串中的每个的沟道的源极端；以及与多个字线和公共源极线通信的管理电路。管理电路向多个字线中的被选字线施加基准电压。管理电路在向被选字线施加基准电压的同时向公共源极线施加第一电压。第一电压不对多个NAND串产生体偏压。管理电路响应于感测电压来感测与被选字线关联的多个NAND串上的相应非易失性存储元件的状况。第一电压的幅度取决于相应被选非易失性存储元件沿多个NAND串的位置。
[0191]一个实施方式包括一种操作三维(3D)非易失性存储装置的方法，该3D非易失性存储装置包括:衬底;衬底上的多个导电层，其中，多个导电层包括多个字线;在衬底上的堆叠中与导电层交替的多个绝缘层；以及三维存储器阵列，其包括延伸通过衬底上的导电层和绝缘层的多个竖直取向的NAND串，每个竖直取向的NAND串包括多个非易失性存储元件和竖直取向的沟道，竖直取向的沟道中的被相应NAND串的非易失性存储元件包围，每个NAND串具有漏极端和源极端；公共源极线，其耦接至多个竖直取向的NAND串中的每个的沟道的源极端。该方法包括:向多个字线中的被选字线施加基准电压;在向被选字线施加基准电压的同时向公共源极线施加第一电压，其中，第一电压不对多个NAND串产生体偏压；以及响应于基准电压来感测与被选字线关联的多个NAND串上的相应非易失性存储元件的状况，其中，第一电压的幅度取决于相应被选非易失性存储元件与NAND串的源极端之间的距离。
[0192]已经出于说明和描述的目的呈现了在前详细描述。该详细描述并不意在穷举或限制为所公开的确切形式。根据以上教导可以进行很多修改和变型。选择所描述的实施方式以最佳地解释原理及其实际应用，从而使得本领域普通技术人员能够适合所构思的特定应用而最佳地利用各种实施方式和各种修改。意在由所附权利要求来限定范围。
【主权项】
1.一种非易失性存储装置，包括: 非易失性存储元件的多个串(NSAO至NSA5;NSB0至NSB5;600)，每个串具有漏极端和源极端； 公共源极线(SLAO至SLA2 ； SLBO至SLBn; 128)，其可切换地耦接至所述串中的每个串的所述源极端； 多个位线，其中，所述串中的每个串的所述漏极端与所述多个位线中的位线关联； 与所述多个串相关联的多个字线(WL0至WL6;WL0至WL5;WL0至WLm-1);以及 与所述公共源极线和所述多个字线通信的管理电路(850，810，830，860，865)，其中所述管理电路被配置成向所述多个字线中的被选字线施加基准电压(Vcgr)，其中所述管理电路被配置成在向所述被选字线施加所述基准电压的同时向所述公共源极线施加第一电压(Vsrc)，其中所述管理电路被配置成响应于所述基准电压来感测所述多个串上的与所述被选字线关联的相应被选非易失性存储元件的状况，其中所述第一电压的幅度取决于相应串的所述源极端与所述相应被选非易失性存储元件之间的距离，并且与所述多个字线中的哪个字线被选择无关地，所述第一电压对所述串产生相同量的反偏压。2.根据权利要求1所述的非易失性存储装置，其中，当给定被选非易失性存储元件距所述给定被选非易失性存储元件的串的所述源极端越远时，所述第一电压的幅度越低。3.根据权利要求1或2所述的非易失性存储装置，其中，所述管理电路被配置成:在所述管理电路向所述被选字线施加所述基准电压以及向所述公共源极线施加所述第一电压的同时，向所述多个字线中的未选字线施加通过电压(Vread)，其中，施加至所述未选字线的所述通过电压的幅度取决于所述第一电压的幅度。4.根据权利要求1或2所述的非易失性存储装置，其中，所述管理电路被配置成向所述多个字线中的在所述串的所述源极端与所述被选字线之间的未选字线施加第一通过电压(VreadS)，并且被配置成向所述多个字线中的在所述串的所述漏极端与所述被选字线之间的未选字线施加第二通过电压(VreadD或VreadpD)，其中所述第一通过电压和所述第二通过电压具有不同的幅度，其中，所述管理电路被配置成:在所述管理电路向所述被选字线施加所述基准电压以及向所述公共源极线施加所述第一电压的同时，施加所述第一通过电压和所述第二通过电压，其中施加至所述未选字线的所述第一通过电压的幅度取决于所述第一电压的幅度。5.根据权利要求4所述的非易失性存储装置，其中，所述第一通过电压(VreadS)和所述第二通过电压(VreadD) 二者的幅度均取决于所述多个字线中的哪个字线被选择。6.根据权利要求1至5中任一项所述的非易失性存储装置，其中，所述基准电压是读取操作期间的读取基准电压(Vra，Vrb，VrC)或者编程验证操作期间的编程验证基准电压(Vva，Vvb，VvC)，其中，对于所述读取操作和所述编程验证操作二者，所述第一电压的幅度关于所述被选非易失性存储元件的位置的依赖性沿相同方向移动。7.根据权利要求1至6中任一项所述的非易失性存储装置，其中，所述管理电路在向所述公共源极线施加所述第一电压时不向所述多个串施加任何反偏压。8.根据权利要求1至6中任一项所述的非易失性存储装置，还包括: 衬底(690);以及 形成在所述衬底中的阱(692)，其中，所述多个串是存在于所述阱中的NAND串，其中，当所述管理电路向所述公共源极线施加所述第一电压以及向所述被选字线施加所述基准电压时，所述管理电路向所述阱施加所述第一电压。9.根据权利要求1至7中任一项所述的非易失性存储装置，还包括: 衬底(201);以及 形成在所述衬底之上的三维存储器阵列，其中，所述多个串是所述三维存储器阵列中的竖直NAND串。10.—种用于操作非易失性存储装置的方法，所述方法包括: 向与多个NAND串关联的多个字线中的被选字线施加基准电压，其中，所述多个NAND串中的每个NAND串的第一端连接至公共源极线(1402); 在向所述被选字线施加所述基准电压的同时向所述公共源极线施加第一电压，其中，所述第一电压不对所述多个NAND串产生体偏压(1404)；以及 响应于所述基准电压，感测所述多个NAND串上的与所述被选字线关联的相应被选非易失性存储元件的状况，其中，所述第一电压的幅度取决于相应NAND串的所述第一端与所述相应被选非易失性存储元件之间的距离(1406)。11.根据权利要求10所述的方法，其中，在向所述被选字线施加所述基准电压的同时向所述公共源极线施加所述第一电压包括: 当所述被选非易失性存储元件接近所述被选非易失性存储元件的NAND串的所述第一端时，向所述公共源极线施加具有第一幅度的所述第一电压；以及 当所述被选非易失性存储元件远离所述被选非易失性存储元件的NAND串的所述第一端时，向所述公共源极线施加具有第二幅度的所述第一电压，其中，所述第二幅度低于所述第一幅度。12.根据权利要求10或11所述的方法，其中，所述管理电路被配置成:在所述管理电路向所述被选字线施加所述基准电压以及向所述公共源极线施加所述第一电压的同时，向所述多个字线中的未选字线施加通过电压，其中，施加至所述未选字线的所述通过电压的幅度取决于所述相应NAND串的所述第一端与所述相应被选非易失性存储元件之间的距离。13.根据权利要求10所述的方法，其中，所述基准电压是读取操作期间的读取基准电压或者编程验证操作期间的验证基准电压，其中，针对所述读取操作和所述编程验证操作二者，当所述被选非易失性存储元件距给定被选非易失性存储元件的NAND串的所述第一端越远时，所述第一电压的幅度越低。14.根据权利要求10至13中任一项所述的方法，其中，向所述公共源极线施加不对所述多个NAND串产生体偏压的所述第一电压包括: 在向所述被选字线施加所述基准电压的同时以及在向所述公共源极线施加所述第一电压的同时，向衬底施加所述第一电压，其中，所述多个NAND串被形成在所述衬底中。15.根据权利要求10至13中任一项所述的方法，其中，所述非易失性存储装置包括:衬底(201);以及形成在所述衬底之上的三维存储器阵列，其中，所述多个串是所述三维存储器阵列中的竖直NAND串。
【文档编号】G11C16/04GK105960679SQ201580003594
【公开日】2016年9月21日
【申请日】2015年3月5日
【发明人】曾怀远, 达纳·李, 李世钟, 迪潘舒·杜塔, 阿拉什·阿泽吉
【申请人】桑迪士克科技有限责任公司