具有多个前置放大器和公共传输线的磁记录盘驱动器的制造方法

文档序号:10614136阅读:362来源:国知局
具有多个前置放大器和公共传输线的磁记录盘驱动器的制造方法
【专利摘要】一种盘驱动器具有通过公共传输线连接到片上系统(SOC)的多个前置放大器(preamp),在前置放大器和SOC之间存在电阻器。每一前置放大器包括在每一读取放大器的输出处的读取电阻器和在每一写入驱动器的输入处的写入电阻器。这些电阻器可以是位于前置放大器中的可编程电阻器。读取电阻器在到达传输线的信号的起源处,并且写入电阻器在来自传输线的信号的终止处。当前置放大器之一被选择为活跃时,读取和写入电阻器提供与传输线和SOC的匹配,这使得SOC能够利用与所有前置放大器连接的公共传输线无缝运作。
【专利说明】
具有多个前置放大器和公共传输线的磁记录盘驱动器
技术领域
[0001]本发明一般地涉及磁记录硬盘驱动器(HDD),并且更具体地涉及具有通过公共传输线连接到片上系统(SOC)的多个读取放大器/写入驱动器集成电路的HDD。
【背景技术】
[0002]HDD典型地包括主集成电路,该主集成电路典型地是包含用于HDD的许多固件和电子器件的片上系统(SOC) AOC通过柔性线缆(flex cable)上的传输线连接到HDD的读取放大器/写入驱动器集成电路(前置放大器1C)。前置放大器(preampHC典型地位于致动器上,该致动器将读取/写入头移动到盘上的所选择的数据轨道。将写入头所要写入的数据从SOC发送到前置放大器1C,其中写入驱动器通过选择性地磁化该盘上的记录层的磁介质,而生成向写入头中的感应线圈所施加的模拟写入电流脉冲以写入数据。将由读取头从该盘读取回的数据从前置放大器IC传输到S0C。
[0003]前置放大器IC包括用于控制多个头的多个端口,每一个头访问(access)相关联的盘表面。然而,对于每一 HDD的更高存储容量的需求要求盘和头的数量的增加,并且因而要求支持这些头的前置放大器IC端口的数量的增加。具有大量端口的前置放大器IC是可用的,但是成本显著增加。所以,利用具有较少数量的端口的多个前置放大器IC从成本角度而言将是有利的。挑战在于创建这样一种盘驱动器:具有通过公共传输线和公共数字逻辑控制线连接到SOC的多个前置放大器1C,并且像具有单一前置放大器IC的盘驱动器一样地无缝运作。

【发明内容】

[0004]本发明的实施例涉及这样一种盘驱动器:具有通过公共传输线连接到SOC的多个前置放大器1C,在前置放大器IC和SOC之间具有提供阻抗匹配的电阻器。每一个前置放大器IC包括在每一个读取放大器的输出处的读取电阻器以及在每一个写入驱动器的输入处的写入电阻器。这些电阻器可以具有固定值并且可以位于前置放大器中或者位于用于传输线的柔性线缆上。如果这些电阻器位于前置放大器中,则它们可以是在盘驱动器制造时能够被设置为选定值的可编程电阻器。读取电阻器位于到达传输线的信号的起源处,并且写入电阻器位于来自传输线的信号的终止处(terminat1n)。当前置放大器IC之一被选择为活跃时,读取电阻器和写入电阻器提供与传输线和SOC的阻抗匹配,这使得SOC能够与连接到所有前置放大器IC的公共传输线无缝地运作。
[0005]在一个实施例中,存在使用T结构连接到传输线的终止处的三个前置放大器1C,其中前置放大器IC与传输线终止处之间的连接的长度基本相等,并且具有基本相同的特性阻抗。可以使得连接线的特性阻抗大于从SOC到终止端(terminat1n end)的传输线的特性阻抗。这将增加会对系统响应有益的高频推进(boost)。
[0006]为了对本发明的本质和优点的更全面理解,应当连同附图一起对以下详细描述进行参考。
【附图说明】
[0007]图1是磁记录硬盘驱动器的头/盘组件(HDA)的俯视图。
[0008]图2是根据本发明实施例的通过公共传输线连接的片上系统(SOC)和多个前置放大器集成电路(IC)的示意图。
[0009]图3是具有在来自SOC的传输线的终止处作为T连接而连接的三个前置放大器IC的本发明的实施例的读取路径部分的示意图。
[0010]图4A是对于具有三个IC(其中两个不具有可编程读取电阻器)的示例的随读回数据速率而变化的数据信道接收器输入增益(Vch_in)的图形。
[0011]图4B是根据本发明实施例的对于具有三个IC(其全部具有可编程读取电阻器)的示例的随读回数据速率而变化的数据信道接收器输入增益(Vch_in)的图形。
[0012]图5是具有在来自SOC的传输线的终止处作为T连接而连接的三个前置放大器IC的本发明的实施例的写入路径部分的示意图。
[0013]图6A是对于具有三个IC(其中仅一个具有可编程写入电阻器)的示例的随频率而变化的活跃写入输入(Vwrt_inl)的图形。
[0014]图6B是对于具有三个IC(其全部具有根据本发明实施例的可编程读取电阻器)的示例的随频率而变化的活跃写入输入(Vwrt_inl)的图形。
[0015]图7是具有以内联(inline)结构连接到根据本发明实施例的传输线的三个前置放大器IC的根据本发明实施例的读取路径部分的示意图。
[0016]图8是对于具有内联结构的三个IC的示例的随读回数据速率而变化的数据信道接收器输入增益(Vch_in)的图形,其中仅传输线的终止处的IC具有根据本发明实施例的可编程读取电阻器。
[0017]图9是根据本发明实施例的具有与每一个读取放大器的源电阻并联地耦接的固定外部读取电阻器的读取路径的示意图。
[0018]图10是其中具有长度L1、L2和L3的连接线是基本上相同的长度、但是比SOC与终止处之间具有长度L4的主读取路径线具有更窄宽度和更大间距的读取路径的示意图。
[0019]图11是对于其中长度L4具有100欧姆的特性阻抗并且长度L1、L2和L3具有从100欧姆增加到120欧姆的基本相同(+/-10%)的特性阻抗的示例的随频率而变化的Vwrtjnl的图形。
【具体实施方式】
[0020]图1是可以包括本发明的实施例的硬盘驱动器10的头/盘组件(HDA)的俯视图。盘驱动器10包括支撑主轴14的刚性底座12,主轴14支撑一叠的盘,这一叠的盘包括顶盘16。主轴14通过用于在弯曲箭头17所示的方向上使盘旋转的主轴电机(未示出)进行旋转。盘驱动器10还包括在枢轴点41可旋转地安装到底座12的旋转致动器组件40。致动器组件40是音圈电机(VCM)致动器,其包括固定到底座12的磁铁组件42和音圈43。当由控制电路(未示出)进行激励时,音圈43移动,从而利用附接臂22和负荷梁组件20旋转E-块(E-block)24,以将头29定位到盘上的数据轨道。每一个负荷梁组件20具有集成引导悬架(integrated leadsuspens1n,ILS) 30,其具有连接到读取/写入头29的导电线或迹线(trace) 32的阵列。迹线32在一端连接到读取/写入头29,并且在另一端通过短柔性线缆连接到被紧固到E-块24的一侧的读取放大器/写入驱动器集成电路(前置放大器IC)50。前置放大器IC 50从典型位于底座12的背侧上的盘驱动器的片上系统(SOC)(未示出)接收写入数据输入信号。SOC借由柔性线缆52并且通过SOC的电子封装、印刷电路板和柔性连接器(未示出)连接到前置放大器IC 50ο
[0021]虽然图1中描绘了仅一个盘表面和相关联的头,但是典型地存在多个盘和相关联的头/负荷梁组件。前置放大器IC包括用于控制多个头的多个端口。然而,对于每一HDD的更高存储容量的需求要求盘和头的数量的增加,并且从而要求支持这些头的前置放大器IC端口的数量的增加。具有大量(达到14个)端口的前置放大器IC是可用的,但是成本显著增加。因此,利用具有较少数量的端口的多个前置放大器IC从成本角度而言将是有利的。挑战在于创建这样一种盘驱动器:具有通过公共传输线和公共数字逻辑控制线连接到SOC的多个前置放大器1C,并且像具有单一前置放大器IC的盘驱动器一样地无缝运作。
[0022]图2是根据本发明的实施例的通过公共传输线连接的SOC和多个前置放大器IC的示意图。描绘了三个前置放大器IC(IC1、IC2和IC3),其中每一个具有多个写入头端口和读取头端口,但本发明可应用到具有至少两个前置放大器IC的盘驱动器。SOC包括具有读取路径和写入路径的数据信道。读取路径包括两条线(未示出)(+R和-R)并且写入路径包括两条线(未示出)(+W和-W),并且每一个信道对被描述为图2中连接到数据信道方框的单一线。读取路径和写入路径形成SOC与每一个前置放大器之间的传输线。传输线典型地形成在柔性线缆上。在该示例中,存在采用T结构连接到公共传输线的三个前置放大器1C。即使仅一个前置放大器IC是活跃的,写入数据也同时从SOC发送到所有前置放大器1C。读取数据仅从活跃的前置放大器IC发送到S0C。
[0023]SOC还包括连接到柔性线缆上的公共串行逻辑路径的SOC逻辑电路。SOC向每一个前置放大器IC中的前置放大器逻辑电路发送命令。逻辑路径包括串行时钟(SClk)线、串行使能(SEN)线和串行命令或数据(SData)线。使用这些命令以利用控制前置放大器IC的功能的参数的值来设置前置放大器IC中的寄存器(未示出),包括将前置放大器IC之一选择为活跃的前置放大器IC以及将读取或写入端口标识为用于所选择的前置放大器IC的活跃端口。未示出的其它支持的逻辑线(写入门和故障)也如同SClk线以虚线结构进行连接。
[0024]在该发明的实施例中,每一个前置放大器IC包括在每一个读取放大器的输出处的读取电阻器(Rsl、Rs2和Rs3)以及在每一个写入驱动器的输入处的写入电阻器(Rt2、Rt2和Rt3)。这些电阻器可以具有固定值并且可以位于前置放大器(如图2中所示)中或者位于用于传输线的柔性线缆上。如果这些电阻器位于前置放大器中,则它们优选是在盘驱动器制造时能够被设置为选定值的可编程电阻器。读取电阻器位于到达传输线的信号的起源处,并且写入电阻器位于来自传输线的信号的终止处。正如下面将详细解释并且在附图中示出的,当前置放大器IC之一被选择为活跃时,读取电阻器和写入电阻器提供与传输线和SOC的阻抗匹配,这使得SOC能够与连接到所有前置放大器IC的公共传输线无缝地运作。
[0025]图3是具有在来自SOC的传输线的终止处以T结构连接的三个前置放大器IC的本发明的实施例的读取路径部分的示意图。传输线具有从SOC到T连接的终止处的长度L4。对于IC1、IC2和IC3,从每一个前置放大器IC到T连接的连接长度分别是L1、L2和L3。长度L1、L2和L3影响读回信号完整性,这些长度能够根据对于到柔性线缆的连接如何布置每一个前置放大器IC而变化。长度L1、L2和L3应当尽可能短,但是不能总是归于HDD的几何形状。当前置放大器IC之一(例如,ICl)活跃时,ICl提供在数据信道输入处被接收作为Vch_in的源信号Vsl。在缺少可编程电阻器Rs2和Rs3的情况下,两个不活跃前置放大器IC(IC2和IC3)将提供高阻抗,典型为几千欧姆。可以示出的是,如果L1、L2或L3的任一个大于l/(4*Fbitrate*Vel),其中Fbitrate是读取数据的数据传输速率并且Vel是传输速度(大约6ps/mm),则不活跃读取放大器的源阻抗是决定性(critical)的。如果长度L2或L3的任一个太长,则不活跃读取放大器IC2和IC3的源电阻的一个或多个需要被匹配到Rt,传输线阻抗以及在SOC处的数据信道接收器输入处的终止阻抗。这就是可编程读取电阻器的原因。
[0026]可以通过示例示出本发明的优点。假设LI = L2 = L3= 16mm,L4 = 10mm并且Rt3 =lOOOhm。进一步假设ICl是用于读回信号的源并且具有100hm的源电阻,并且不活跃IC2和IC3各自具有电阻1k Ohm。然后图4A是随读回数据速率而变化的数据信道接收器输入增益(Vch_in)的图形。在大约2.5Gbps处出现严重陷波(notch),这对于具有高数据速率(S卩,典型地大于约4Gbps)的HDD是不可接受的。然而,如果IC2和IC3分别具有已经被编程为100hm的可编程电阻器Rs2和Rs3,则随读回数据速率而变化的Vch_in的图形如图4B中所示。在任何数据速率不存在显著陷波;然而,在衰减方面增加5db。这可以通过增加源读取放大器的增益来进行补偿,该增益是能够经由串行逻辑路径在前置放大器IC寄存器中设置的参数之
O
[0027]图5是具有在来自SOC的传输线的终止处以T结构连接的三个前置放大器IC的本发明的实施例的写入路径部分的示意图。该传输线具有从SOC到T连接处的终止处的长度L4。对于ICl、IC2和IC3,从每一个前置放大器IC到T连接的连接长度分别是L1、L2和L3。长度L1、L2和L3应当尽可能短,但是不能总是归于HDD的几何形状。即使只有IC之一是活跃的,也将写入数据从具有源电阻Rs的数据信道写入电路同时发送到每一个1C。可以示出的是,如果L1、L2或L3的任一个大于I/(8*Fbitrate*Vel),其中Fbitrate是写入数据的数据传输速率并且Vel是传输速度(大约6ps/mm),则写入驱动器输入处的终止电阻是决定性的,并且写入电阻器有必要匹配传输线阻抗和Rs(S0C中的写入数据电路的源阻抗)。这就是可编程写入电阻器Rt1、Rt2和Rt3的原因。
[0028]可以通过示例示出本发明的优点。假设LI =L2 = L3 = 16mm,L4 = 100mm,Rs =lOOOhrn,并且ICl是具有活跃写入驱动器的前置放大器IC并且Rtl = 100。进一步假设IC2和IC3不具有可编程写入电阻器并且用于IC2和IC3的写入驱动器终止电阻是5k Ohm。然后,图6A是随频率而变化的Vwrt_inl的图形。在大约2.5Gbps处出现严重陷波,这对于具有高数据速率(g卩,典型地大于约4Gbps)的HDD是不可接受的,因为这将导致写入抖动。然而,如果IC2和IC3具有也等于100hm的可编程写入电阻器Rt2和Rt3,则随频率而变化的Vwrtjnl的图形如图6B中所示。在任何数据速率不存在显著陷波;然而,在衰减方面增加6db。这可以通过增加Vwrt_inl来进行补偿,Vwrt_inl是能够在SOC寄存器中设置的参数。
[0029]虽然前置放大器IC到柔性线缆的连接优选是如图3和5中所示的T结构,但是其它连接结构也是可能的。图7是具有以内联(inline)结构连接到传输线的三个前置放大器IC的本发明实施例的读取路径部分的示意图。在该示例中,传输线在IC3处终止,并且ICl和IC2被连接到该终止处与SOC之间的传输线。在该示例中,如果LI和L2很小(S卩,小于1/(4*Fbitrate^Vel)),例如小于10mm,则仅对于IC3需要读取电阻器。如果IC3是活跃的前置放大器IC,Rs3 = 1000hm并且Rsl=Rs2 = 10k Ohm,并且Rt3 = lOOOhm,则图8中示出随读回数据速率而变化的Vch_in的图形。存在陷波,但是在大于4Gbps的数据速率处。因此,取决于长度LI和L2,对于IC2和IC3也可以需要读取电阻器。类似地,对于内联结构,IC3也将包括写入电阻器。
[0030]虽然本发明的优选实施例利用位于每一个前置放大器IC中的可编程读取电阻器和写入电阻器,但是还可以使用前置放大器IC外部的固定电阻器(例如在柔性线缆上)。这在图9中进行了图示,读取路径具有与IC1、IC2和IC3中的每一个读取放大器的源电阻并联地親接的固定读取电阻器Rext1、Rext2和Rext3<Χρ是每一个前置放大器IC内部的大约
0.5pF的寄生电容。类似实施例将使用柔性线缆上的固定外部写入电阻器并且耦接到前置放大器IC中的每一个写入驱动器输入处。
[0031]在传输线的终止处使用T结构的优选实施例中,前置放大器IC与传输线终止处之间的连接长度(L1、L2和L3)基本相等,即在+/-10%内。然而,增加L1、L2和L3的特性阻抗将增加将对系统响应有益的高频推进。这可以通过降低具有长度L1、L2和L3的线的宽度和/或增加具有长度L1、L2和L3的线的节距(pitch)来实现。这在图10中对于以下读取路径进行了描绘,在该读取路径中具有长度L1、L2和L3的连接线基本具有相同长度,但是比具有SOC与T终止处之间的长度L4的主读取路径线具有更窄宽度和更大间距或节距。图11是对于以下示例的随频率而变化的Vwrtjnl的图形,该示例中长度L4具有100欧姆的特性阻抗,并且长度L1、L2和L3具有从100欧姆增加至1」120欧姆的基本相同(+/-10%)的特性阻抗。图11示出了对于连接长度L1、L2和L3的阻抗(即,它们具有基本相同的100hm的阻抗)的20%增加在2GHz处的0.5dB推进。
[0032]虽然已经参考优选实施例具体示出和描述了本发明,但是本领域技术人员将理解的是,可以在不脱离本发明的精神和范围的情况下进行形式和细节的各种改变。因此,所公开的发明要被考虑为仅作为示意性,并且仅受限于所附权利要求中指定的范围中。
【主权项】
1.一种具有多个磁记录盘和多个读取/写入头的盘驱动器,该盘驱动器包括: 片上系统SOC,用于发送写入数据和接收读取数据并且用于发送逻辑命令; 至少两个前置放大器集成电路,每一个前置放大器集成电路具有写入驱动器、读取放大器、用于连接到相关联的读取/写入头的多个读取/写入端口,以及逻辑电路; 传输线,将SOC连接到每一个前置放大器集成电路,该传输线包括写入路径、读取路径和串行逻辑路径; 其中该SOC被配置为:使用逻辑路径上的逻辑命令激活所选择的一个前置放大器集成电路,并且在传输线写入路径上向所有前置放大器集成电路同时传输写入数据,以及使用逻辑路径上的逻辑命令激活所选择的一个前置放大器集成电路,并且在传输线读取路径上从所选择的前置放大器集成电路接收读取数据; 读取电阻器,其在至少一个前置放大器集成电路读取放大器与SOC之间;以及 写入电阻器,其在至少一个前置放大器集成电路写入驱动器与SOC之间。2.根据权利要求1所述的盘驱动器,其中读取电阻器位于前置放大器集成电路中。3.根据权利要求2所述的盘驱动器,其中读取电阻器是可编程电阻器。4.根据权利要求1所述的盘驱动器,其中写入电阻器位于前置放大器集成电路中。5.根据权利要求4所述的盘驱动器,其中写入电阻器是可编程电阻器。6.根据权利要求1所述的盘驱动器,还包括柔性线缆,其中传输线位于该柔性线缆上,并且其中读取电阻器位于该柔性线缆上。7.根据权利要求1所述的盘驱动器,还包括柔性线缆,其中传输线位于该柔性线缆上,并且其中写入电阻器位于该柔性线缆上。8.根据权利要求1所述的盘驱动器,其中传输线在前置放大器集成电路之一处终止,并且所有其它前置放大器集成电路连接到终止处与SOC之间的传输线,并且其中在传输线终止处连接的前置放大器集成电路包括读取电阻器和写入电阻器。9.根据权利要求1所述的盘驱动器,其中传输线在终止端终止,并且所有前置放大器集成电路连接到传输线终止端。10.根据权利要求9所述的盘驱动器,其中读取电阻器是位于前置放大器集成电路中的可编程电阻器,并且其中前置放大器集成电路与终止端之间的连接长度大于1/(4*Fbitrate*Vel ),其中Fbitrate是读取数据的数据传输速率,并且Vel是传输速度。11.根据权利要求1所述的盘驱动器,其中存在三个前置放大器集成电路。12.根据权利要求11所述的盘驱动器,其中传输线在终止端终止,其中所有三个前置放大器集成电路通过连接线以T结构连接到传输线终止端,并且其中所述三个前置放大器集成电路的每一个与终止端之间的连接线的长度基本相等。13.根据权利要求12所述的盘驱动器,其中传输线读取路径包括一对读取线,其中每一个连接线包括一对读取连接线,并且其中读取连接线的宽度比读取线的宽度更窄。14.根据权利要求12所述的盘驱动器,其中传输线读取路径包括一对读取线,其中每一个连接线包括一对读取连接线,并且其中每一个连接线中的读取连接线之间的间距大于读取线之间的间距。15.—种具有多个磁记录盘和多个读取/写入头的盘驱动器,该盘驱动器包括: 片上系统S0C,用于发送写入数据和接收读取数据并且用于发送逻辑命令; 三个前置放大器集成电路,每一个前置放大器集成电路具有写入驱动器、读取放大器、用于连接到相关联的读取/写入头的多个读取/写入端口,以及逻辑电路,其中至少一个前置放大器集成电路还包括连接到读取放大器的输出处的可编程读取电阻器以及连接到写入驱动器的输入处的可编程写入电阻器; 传输线,将SOC连接到每一个前置放大器集成电路,该传输线包括写入路径、读取路径和串行逻辑路径,其中写入路径连接到至少一个写入电阻器并且读取路径连接到至少一个读取电阻器;以及 其中该SOC被配置为:使用逻辑路径上的逻辑命令激活所选择的一个前置放大器集成电路,并且在传输线写入路径上向所有前置放大器集成电路同时传输写入数据,以及使用逻辑路径上的逻辑命令激活所选择的一个前置放大器集成电路,并且在传输线读取路径上从所选择的前置放大器集成电路接收读取数据。16.根据权利要求15所述的盘驱动器,还包括柔性线缆,其中传输线位于该柔性线缆上。17.根据权利要求15所述的盘驱动器,其中传输线在前置放大器集成电路之一处终止,并且所有其它前置放大器集成电路连接到终止处与SOC之间的传输线,并且其中在传输线终止处连接的前置放大器集成电路包括读取电阻器和写入电阻器。18.根据权利要求15所述的盘驱动器,其中传输线在终止端终止,并且所有前置放大器集成电路通过连接线以T结构连接到传输线终止端,并且其中所有前置放大器集成电路包括读取电阻器和写入电阻器。19.根据权利要求18所述的盘驱动器,其中三个前置放大器集成电路的每一个与终止端之间的连接线的长度基本相等,其中连接线的特性阻抗基本相等并且大于从SOC到终止端的传输线的特性阻抗。
【文档编号】G11B5/596GK105976838SQ201610143803
【公开日】2016年9月28日
【申请日】2016年3月14日
【发明人】J.康特雷拉斯, 西山延昌, J.M.波斯, T.V.特林, C.K.亚纳吉萨瓦, 久保育则, 长冈和洋
【申请人】Hgst荷兰公司
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