一种可在较低电压下稳定工作的sram存储单元的制作方法
【专利摘要】本发明公开了一种可在较低电压下稳定工作的SRAM存储单元，包括两个传输门、两个反相器以及串联在一起的两个NMOS管；其中，两个反相器和第二个传输门组成锁存器；锁存器的第一存储端经第一个传输门与写入数据位线接连，锁存器的第二存储端与第一个NMOS管的栅极连接，第二个NMOS管的栅极与读取数据字线连接，第二个NMOS管的漏极与读取数据位线连接。本发明采用读、写数据的字线各自分开以及读、写数据的位线各自分开的电路架构，并且在第二个反相器的输出端与第一个反相器的输入端之间插入一个传输门用来控制写入数据动作，解决了在电源电压较低的条件下实现正确的数据写入，减少读取数据时对所存储数据的干扰，提升存储单元的静态噪声容限。
【专利说明】
一种可在较低电压下稳定工作的SRAM存储单元
技术领域
[0001]本发明属于半导体电路技术领域，具体涉及一种新型的可以在较低电压下稳定工作的SRAM存储单元。
【背景技术】
[0002]制造成本、运行速度、功耗与可靠性已成为当今社会电子通讯产品性能的最重要的几个指标。随着半导体工艺水平的不断进步，半导体器件的尺寸不断缩小，如何通过降低电路的工作电压而达到降低功耗的目的成为集成电路设计的一大挑战。随机静态存储器(SRAM)是SoC系统中非常重要的一部分，传统的6管SRAM存储单元由于读写操作的可靠性问题决定了其最低工作电压很难跟随着制造工艺的前进而继续缩减下去。
[0003]如图1所示，表示传统的6管SRAM存储单元，其中MP3、丽5构成一个反相器，MP4、丽6构成另一个反相器，这两个反相器组成锁存器，外部写入的数据存储在该锁存器的Q端或QB端，MN7、MN8为开关管，WL为字线，BUBLB为位线。写操作时:如果对Q(原状态为“I”)写入“O”，首先位线BL与BLB预充电至“I”，然后根据要写入的数据类型将BL与BLB分别被置为“O”与“I” ；再将字线WL置为“I”，使得MN7、MN8两个开关管导通;Q端从“I”变“O”，QB从“O”变为“I”，写操作结束。读操作时(假设Q端存“O”):首先BUBLB被预充电到“I” ；字线WL拉高为“I”，MN7、MN8两个开关管导通，BLB保持“I”态，BL慢慢被拉低至“O”，灵敏放大器将BL、BLB之间电压差放大并将存储单元的“O”态读出。
[0004]稳定性与面积是SRAM存储单元设计中最重要的两个方面，器件尺寸不断缩小与器件工作电压的不断降低，使得传统的6管SRAM存储单元在稳定性上面临更大的挑战。随着工作电压的降低，传统SRAM存储单元的静态噪声容限(S匪)与写入数据的能力下降。
[0005]如图1所示，假设所有MOS管尺寸一定，MP3/MN5(或MP4/丽6)组成的反相器的开关阈值电压:
VM^rVDD/(1+r);
其中r为MP3与丽5的宽长比(或MP4与MN6的宽长比)。
[0006]可见，如果工作电压(VDD )降低，VM也随之降低，Q端(写“O” )必须降到更低的电位才能达到MP4/MN6的阈值开关电压，使得QB状态翻转，实现数据成功写入。
[0007]如图2所示，当MN5与MN7的宽长比(β)—定时，静态噪声容限(S匪)与工作电压(VDD)的关系为:随着VDD的下降，SMTf降。静态噪声容限的降低意味着存储单元的存储信息在数据读取时很容易被干扰，从而导致原先所存储的信息被改写掉。
[0008]传统的6管SRAM存储单元在工作电压较高的情况下稳定性与面积成本都能兼顾得至IJ，由于降低功耗的要求驱使，随着最低工作电压逐步减小，存储单元难以被写入数据或写入数据失败，而且随着VDD的下降，静态噪声容限也跟着下降，存储单元的稳定性在低电压条件下受到威胁。
【发明内容】
[0009]为了解决低工作电压下存储器写入数据与读取时所存储数据的可靠性问题，本发明旨在提供一种可在较低电压下稳定工作的SRAM存储单元，该存储单元既能在较低的工作电压下实现数据成功写入，又能保证良好的静态噪声容限。
[0010]为实现上述技术目的，达到上述技术效果，本发明通过以下技术方案实现:
一种可在较低电压下稳定工作的SRAM存储单元，采用读、写数据的字线各自分开以及读、写数据的位线各自分开的电路架构，包括第一传输门、第二传输门、第一反相器、第二反相器、第三NMOS管和第四NMOS管；
所述第一反相器、所述第二反相器和所述第二传输门组成锁存器，所述第二传输门连接在所述第一反相器的输入端与所述第二反相器的输出端之间，用来控制写入数据动作；所述第二反相器的输出端经所述第二传输门与所述第一反相器的输入端连接后构成所述锁存器的第一存储端，所述第二反相器的输入端与所述第一反相器的输出端连接后构成所述锁存器的第二存储端；
所述锁存器的第一存储端通过所述第一传输门与写入数据位线接连，所述锁存器的第二存储端与所述第三匪OS管的栅极连接，所述第三NMOS管的源极接地，所述第三匪OS管的漏极与所述第四NMOS管的源极连接，所述第四匪OS管的栅极与读取数据字线连接，所述第四WOS管的漏极与读取数据位线连接;所述第三NMOS管用于探测存储信息，所述第四匪OS管用于字线选择；
所述第一传输门的一个信号输入端和所述第二传输门的一个信号输入端均与第一写入数据字线连接，所述第一传输门的另一个信号输入端和所述第二传输门的另一个信号输入端均与第二写入数据字线连接。
[0011]本发明的各个器件工作原理如下:
第一传输门:接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WffL=I，WWLB=O,所述第一传输门导通，这时将写入数据位线的数据写入所述锁存器的第一存储端；第二传输门:接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WffL=I，WWLB=O，所述第二传输门PS2关闭，当WffL=O，WffLB=I时，所述第二传输门导通，数据锁存住；第一反相器:用来锁存数据，由第一PMOS管和第一NMOS管组成，所述第一PMOS管的源极接电源，所述第一匪OS管的源极接地，所述第一 PMOS管的栅极与所述第一 NMOS管的栅极连接，构成所述第一反相器的输入端，所述第一 PMOS管的漏极与所述第一 NMOS管的漏极连接，构成所述第一反相器的输出端；
第二反相器:用来锁存数据，由第二PMOS管和第二NMOS管组成，所述第二PMOS管的源极接电源，所述第二匪OS管的源极接地，所述第二 PMOS管的栅极与所述第二 NMOS管的栅极连接，构成所述第二反相器的输入端，所述第二 PMOS管的漏极与所述第二 NMOS管的漏极连接，构成所述第二反相器的输出端；
第三NMOS管:用于读取数据，其栅极连接所述锁存器的第二存储端，如果所述第二存储端为“I”，则所述第三NMOS管导通，如果所述第二存储端为“O”，则所述第三NMOS管关断；
第四NMOS管:用于读取数据，其栅极连接所述读取数据字线，读取数据时，所述读取数据字线为“I”，则第三《OS管导通，所述读取数据位线将本存储单元存储的信息送至灵敏放大器。
[0012]本发明的的基本读写操作方法如下: 写操作:写入数据时，写入数据位线先预充电至高电平，如果从Q端写“O”(原存“I”)进入存储单元(锁存器)，写入数据位线被外部输入电路置为“O” ；第一写入数据字线选中拉为高电平(第二写入数据字线为“O”)，第一传输门导通，数据写入存储单元(锁存器)，第二传输门此时不导通，Q’不会与Q发生竞争，Q端更容易被写入;当写入动作结束后，WWL=O ,WffLB=I，第二传输门导通使得第一反相器与第二反相器互锁；由于数据写入时Q’不会与Q发生竞争，即使VDD最低工作电压下降，外部数据也可以成功写入；
读操作:读数据时，第一写入数据字线为“O”，读取数据位线首先被预充电至“I”，如果存储单元(锁存器)所存状态为“O”，那么QB=I，当读取数据字线拉高后，第三NMOS管与第四匪OS管处于导通状态，读取数据位线被拉低，这时数据输出端读到的数据为“O”；如果存储单元(锁存器)所存状态为“I”，那么QB=0，当读取数据字线读取数据字线拉高后，第三匪OS管不导通，第四NMOS管处于导通状态，读取数据位线保持为高电平状态，这时数据输出端读到的数据为“I”；
由于读、写数据的字线不共用，读、写数据的位线也各自分开，因而本发明的新型SRAM存储单元，不像传统6管SRAM存储单元那样读数据时对存储数据的干扰，具有更大的噪声容限。
[0013]与现有技术相比，本发明的有益效果是:
本发明采用读、写数据的字线各自分开以及读、写数据的位线各自分开的电路架构，并且在第二个反相器的输出端与第一个反相器的输入端之间插入一个传输门用来控制写入数据动作，解决了在电源电压较低的条件下实现正确的数据写入，减少读取数据时对所存储数据的干扰，提升存储单元的静态噪声容限，解决了低工作电压下存储器写入数据与读取时所存储数据的可靠性问题。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，并可依照说明书的内容予以实施，以下以本发明的较佳实施例并配合附图详细说明。本发明的【具体实施方式】由以下实施例及其附图详细给出。
【附图说明】
[0014]此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中:
图1为现有技术6管SRAM存储单元的电路图；
图2为现有技术6管SRAM存储单元的静态噪声容限(S匪)与工作电压(VDD)的关系曲线图；
图3为本发明的SRAM存储单元的电路图；
图4为本发明的SRAM存储单元的写操作波形图；
图5为本发明的SRAM存储单元的读操作波形图。
【具体实施方式】
[0015]下面将参考附图并结合实施例，来详细说明本发明。
[0016]参见图3所示，一种可在较低电压下稳定工作的SRAM存储单元，采用读、写数据的字线各自分开以及读、写数据的位线各自分开的电路架构，包括第一传输门PS1、第二传输门PS2、第一反相器INVl、第二反相器INV2、第三NMOS管MN3和第四NMOS管MN4 ；
所述第一反相器INV1、所述第二反相器INV2和所述第二传输门PS2组成锁存器，所述第二传输门PS2连接在所述第一反相器INVl的输入端与所述第二反相器INV2的输出端之间，用来控制写入数据动作;所述第二反相器INV2的输出端经所述第二传输门PS2与所述第一反相器INVl的输入端连接后构成所述锁存器的第一存储端Q，所述第二反相器INV2的输入端与所述第一反相器INVl的输出端连接后构成所述锁存器的第二存储端QB;
所述锁存器的第一存储端Q通过所述第一传输门PSl与写入数据位线WBL接连，所述锁存器的第二存储端QB与所述第三匪OS管MN3的栅极连接，所述第三NMOS管MN3的源极接地，所述第三NMOS管MN3的漏极与所述第四NMOS管MN4的源极连接，所述第四NMOS管MN4的栅极与读取数据字线RWL连接，所述第四匪OS管MN4的漏极与读取数据位线RBL连接;所述第三NMOS管MN3用于探测存储信息，所述第四NMOS管MN4用于字线选择；
所述第一传输门PSl的一个信号输入端和所述第二传输门PS2的一个信号输入端均与第一写入数据字线WWL连接，所述第一传输门PSl的另一个信号输入端和所述第二传输门PS2的另一个信号输入端均与第二写入数据字线WffLB连接。
[0017]本发明的各个器件工作原理如下:
第一传输门PSl:接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WffL=1，WWLB=0，所述第一传输门PSl导通，这时将写入数据位线WBL的数据写入所述锁存器的第一存储端Q;
第二传输门PS2:接收来自控制写入数据的字线信号WWL/WWLB，当需要写入数据时，WffL=1，WWLB=O，所述第二传输门PS2关闭，当WffL=O ,WWLB= I时，所述第二传输门PS2导通，数据锁存住；
第一反相器INVl:用来锁存数据，由第一PMOS管MPl和第一匪OS管丽I组成，所述第一PMOS管MPl的源极接电源，所述第一匪OS管MNl的源极接地，所述第一 PMOS管MPl的栅极与所述第一 NMOS管MNl的栅极连接，构成所述第一反相器INVl的输入端，所述第一 PMOS管MPl的漏极与所述第一 NMOS管丽I的漏极连接，构成所述第一反相器INVl的输出端；
第二反相器INV2:用来锁存数据，由第二PMOS管MP2和第二匪OS管丽2组成，所述第二PMOS管MP2的源极接电源，所述第二匪OS管丽2的源极接地，所述第二 PMOS管MP2的栅极与所述第二 NMOS管丽2的栅极连接，构成所述第二反相器INV2的输入端，所述第二 PMOS管MP2的漏极与所述第二 NMOS管MN2的漏极连接，构成所述第二反相器INV2的输出端；
第三NMOS管MN3:用于读取数据，其栅极连接所述锁存器的第二存储端QB，如果所述第二存储端QB为“I”，则所述第三匪OS管MN3导通，如果所述第二存储端QB为“O”，则所述第三NMOS管MN3关断；
第四NMOS管MN4:用于读取数据，其栅极连接所述读取数据字线RWL，读取数据时，所述读取数据字线RWL为“I”，则第三匪OS管MN3导通，所述读取数据位线RBL将本存储单元存储的信息送至灵敏放大器。
[0018]本发明的的基本读写操作方法如下:
写操作:参见图4所示，表示数据写入(假设Q端从“I”变为“O” )的波形图，写入数据位线WBL先预充电至高电平，如果从Q端写“O”(原存“I”)进入存储单元(锁存器)，写入数据位线WBL被外部输入电路置为“O”；第一写入数据字线WWL选中拉为高电平(第二写入数据字线WWLB为“O”)，第一传输门PSl导通，数据写入存储单元(锁存器)，第二传输门PS2此时不导通，Q’不会与Q发生竞争，Q端更容易被写入；当写入动作结束后，WWL=0，WffLB=I,第二传输门PS2导通使得第一反相器INVl与第二反相器INV2互锁；由于数据写入时Q’不会与Q发生竞争，即使VDD最低工作电压下降，外部数据也可以成功写入；
读操作:如参见图4所示，表示数据读取的波形图，读数据时，第一写入数据字线WffL为“O”，读取数据位线RBL首先被预充电至“I”，如果存储单元(锁存器)所存状态为“O”，那么QB=1，当读取数据字线RWL拉高后，第三匪OS管MN3与第四WOS管丽4处于导通状态，读取数据位线RBL被拉低，这时数据输出端读到的数据为“O”；如果存储单元(锁存器)所存状态为“I”，那么QB=O，当读取数据字线读取数据字线RWL拉高后，第三NMOS管MN3不导通，第四NMOS管MN4处于导通状态，读取数据位线RBL保持为高电平状态，这时数据输出端读到的数据为丄；
由于读、写数据的字线不共用，读、写数据的位线也各自分开，因而本发明的新型SRAM存储单元，不像传统6管SRAM存储单元那样读数据时对存储数据的干扰，具有更大的噪声容限。
[0019]上述实施例只是为了说明本发明的技术构思及特点，其目的是在于让本领域内的普通技术人员能够了解本发明的内容并据以实施，并不能以此限制本发明的保护范围。凡是根据本
【发明内容】
的实质所作出的等效的变化或修饰，都应涵盖在本发明的保护范围内。
【主权项】
1.一种可在较低电压下稳定工作的SRAM存储单元，其特征在于:包括第一传输门(PS1)、第二传输门(PS2)、第一反相器(INV1)、第二反相器(INV2)、第三NMOS管(MN3)和第四NMOS管(MN4); 所述第一反相器(INV1)、所述第二反相器(INV2)和所述第二传输门(PS2)组成锁存器，所述第二传输门(PS2)连接在所述第一反相器(INVl)的输入端与所述第二反相器(INV2)的输出端之间；所述第二反相器(INV2)的输出端经所述第二传输门(PS2)与所述第一反相器(INVl)的输入端连接后构成所述锁存器的第一存储端(Q)，所述第二反相器(INV2)的输入端与所述第一反相器(INVl)的输出端连接后构成所述锁存器的第二存储端(QB); 所述锁存器的第一存储端(Q)通过所述第一传输门(PSl)与写入数据位线(WBL)接连，所述锁存器的第二存储端(QB)与所述第三NMOS管(MN3)的栅极连接，所述第三NMOS管(MN3)的源极接地，所述第三匪OS管(MN3 )的漏极与所述第四WOS管(MN4)的源极连接，所述第四WOS管(MN4)的栅极与读取数据字线(RWL)连接，所述第四匪OS管(MN4)的漏极与读取数据位线(RBL)连接； 所述第一传输门(PSl)的一个信号输入端和所述第二传输门(PS2)的一个信号输入端均与第一写入数据字线(WWL)连接，所述第一传输门(PSl)的另一个信号输入端和所述第二传输门(PS2)的另一个信号输入端均与第二写入数据字线(WffLB)连接。2.根据权利要求1所述的可在较低电压下稳定工作的SRAM存储单元，其特征在于:所述第一反相器(INV1)由第一PMOS管(MPl)和第一NMOS管(丽I)组成，所述第一 PMOS管(MPl)的源极接电源，所述第一WOS管(MNl)的源极接地，所述第一 PMOS管(MPl)的栅极与所述第一WOS管(MNl)的栅极连接，构成所述第一反相器(INVl)的输入端，所述第一 PMOS管(MPl)的漏极与所述第一 NMOS管(MNl)的漏极连接，构成所述第一反相器(INVl)的输出端； 所述第二反相器(INV2)由第二 PMOS管(MP2)和第二 NMOS管(MN2)组成，所述第二 PMOS管(MP2)的源极接电源，所述第二 NMOS管(丽2)的源极接地，所述第二 PMOS管(MP2)的栅极与所述第二匪OS管(MN2)的栅极连接，构成所述第二反相器(INV2)的输入端，所述第二 PMOS管(MP2)的漏极与所述第二 NMOS管(丽2)的漏极连接，构成所述第二反相器(INV2)的输出端。
【文档编号】G11C11/413GK105976858SQ201610521366
【公开日】2016年9月28日
【申请日】2016年7月5日
【发明人】张建杰
【申请人】苏州无离信息技术有限公司