高可靠性非易失性半导体存储装置及其数据抹除方法
【专利摘要】本发明提供一种抑制因数据重写造成的可靠性的劣化的非易失性半导体存储装置及其数据抹除方法。本发明的快闪存储器的抹除方法包括：将控制栅极保持为0V，对P井(14)施加高电压的抹除脉冲(Ps)，由此从浮动栅极使电子释放至P井(14)后，再次将控制栅极保持为0V，将电压比抹除脉冲(Ps)低的弱抹除脉冲(Pw)施加至P井(14)。
【专利说明】
高可靠性非易失性半导体存储装置及其数据抹除方法
技术领域
[0001] 本发明设及一种反及（NAND)型或者或非（NOR)型快闪存储器的可靠性，且设及提 供一种即使反复进行写入抹除，可靠性劣化也较少的高可靠性非易失性半导体存储装置及 其数据抹除方法。
【背景技术】 阳00引图1表示NAND快闪存储器的单元阵列（cell array)的概略剖视图，图2表示该单 元阵列的等效电路。在P型娃基板10内形成有N井（well) 12,在N井12内形成有P井14。 在P井14内，形成有构成NAND串（string)的多个晶体管。1个NAND串具有：串联连接的 多个记忆单元；源极线选择晶体管，连接于记忆单元的其中一个端部；比特线选择晶体管， 连接于另一个端部。图1中，示出了记忆单元的控制栅极（字线札1、胖1^2'''札11)20、源极线 侧选择晶体管的选择栅极22、比特线侧选择晶体管的选择栅极24。在P井14内，沿行方向 形成有多个此种NAND串，1个P井14内的NAND串构成1个区块。
[000引源极线化电连接于源极线选择晶体管的η-扩散区域（源极区域）23,比特线化 电连接于比特线选择晶体管的η-扩散区域（漏极区域）23。而且，在Ρ井14内，形成有接 触部用的Ρ+扩散区域26,在Ν井12内，形成有η+扩散区域27,运两个Ρ+扩散区域26、η+ 扩散区域27通过Ν井/Ρ井的共用接触部28而连接。如后所述，当进行所选择的区块的抹 除时，经由Ν井/Ρ井的共用接触部28来施加 Ρ井的高电压的抹除脉冲。
[0004] 参照图2,沿与NAND串交叉的行方向形成有多条字线WLl、WL2'''WLn，各字线WL共 同连接于行方向的对应的记忆单元的控制栅极20。选择栅极线SGS共同连接于行方向的源 极线选择晶体管的选择栅极22,选择栅极线DSG共同连接于行方向的比特线选择晶体管的 选择栅极24。当通过选择栅极线SGS导通源极线选择晶体管时，NAND串电连接源极线化， 当通过选择栅极线DSG导通比特线选择晶体管时，NAND串电连接比特线化。
[0005] 图3表示NAND快闪存储器抹除动作时的抹除选择区块内各节点（node)的电压波 形。节点N1表示N井/P井的共用接触部28, N2表示源极线化的接触部用的η-扩散区域 23, Ν3表示源极线侧选择晶体管的选择栅极22, Μ表示同一区块内的字线（控制栅极）20， Ν5表示比特线侧选择晶体管的选择栅极24，Ν6表示比特线化的接触部用的扩散区域的波 形。另外，非选择区块中，Ν4成为与抹除选择区块内的Ν3或Ν5同样的波形。
[0006] NAND快闪存储器，W区块为单位进行数据抹除。此时，将所选择的区块的字线设 为0V或比P井低的电压，对形成记忆单元阵列的P井14施加长条型的正电压抹除脉冲Ps， 施加抹除脉冲Ps后，P井14的电位恢复到ον。此时，各节点N2、N3、N5、N6通过与P井14 的电容禪合而自动升压。在抹除后，通过校验（verify)读出，而判定选择区块内记忆单元 的阔值是否为特定值W下。若区块内的所有单元的阔值为特定值W下，则抹除动作完成，但 若有一部分单元（cell)的阔值为特定值W上，则再次施加抹除脉冲Ps，进行再次校验读出 (如专利文献1)。
[0007] 写入时，P井14设为0V，对所选择的字线给予高电压。对比特线化给予0V或正 电位，在ον的情况下，选择单元的娃表面成为ον,自娃基板朝向浮动栅极流动有电子穿隧 电流。由此，单元的阔值变得高于某规定值。
[0008] NAND快闪存储器中，为提高集成度，提出Ξ维构成记忆单元阵列的方案（非专利 文献1、非专利文献2、非专利文献3)。例如，从娃基板沿垂直方向形成作为通道区域发挥功 能的多晶娃的柱，沿着该多晶娃的柱形成多个控制栅极。在控制栅极与通道部之间，形成用 于蓄积电荷的层。
[0009] 现有技术文献
[0010] 专利文献
[0011] 专利文献1 :日本专利特开2012-027979号公报
[0012] 非专利文献1 :超高密度NAND快闪存储器中的使用TCAT(兆百万比特单元阵列 晶体管）技术的垂直单元阵列（Vertical Cell Array using TCAT(Ter油it Cell Array Transistor)Technology for Ultra High Density NAND Flash Memory), Jaehonn Jang et.al, 2009化SI 研讨会论文的技术文摘（2009Symposium on VLSI Technology Digest of Technical Papers), pl92-193
[0013] 非专利文献2:超高密度快闪存储器中的使用冲孔与插塞工艺的位成本可扩 展技术（Bit Cost Scalable Technology with Punch and Plug Process for Ultra Hi曲 Density Flash Memoir), H. Tanaka et. al, 2007化SI 研讨会论文的技术文摘 (2007Symposium on VLSI Technology Digest of Technical Papers), P14-15
[0014] 非专利文献3:采用分页比特线布局W及高效二进位和MiLC(最小增量 层成本）阶梯接触部的高扩展性8层垂直栅极3D NAND(A化曲Seal油le8-layer Vertical Gate 3D NAND with Split-page Bit Line Layout and Efficient Bin曰ry-sum MiLC(Minim曰1 Increments! Layer Cost)St曰ire曰se Cont曰cts), Shin-Hung et. al, IEDM12-21, P2. 3. 1-2. 3. 4
【发明内容】
[0015] 现有的NAND快闪存储器，若反复进行写入/抹除，会引起浮动栅极下的氧化膜的 膜质劣化，多会发生因数据读出时的阔值分布宽度增大造成写入不良情况、或者数据写入 后的放置时的数据变化等不良情况。由此，数据重写次数存在限制，当次数达限制W上，存 在可靠性无法保证的问题。氧化膜劣化因素存在若干个，已判明1个因素为：在对P井施加 抹除脉冲后，直至转为写入为止的期间存在氧化膜劣化。在对P井施加抹除脉冲后，改变直 至对字线施加写入脉冲为止的间隔来反复进行数据重写，将对单元的I-V特性进行测定时 的测定结果示于图4(A)与4度）。具体而言，对于从抹除到写入为止的间隔，准备0. 05秒 (实线）与0. 5秒（虚线）运两种，图4 (A)表示初始的I-V特性，图4度）表示3000次数据 重写后的I-V特性。由该图表可知，在3000次数据重写后的I-V特性中，与初始的I-V特 性相比，0.5秒间隔的情况的变化更大。即，若从抹除到写入为止的间隔变长，则娃介面的捕 获能级增加，由此，I-V特性的控制栅极电位依存性减小。因而，可认为抹除脉冲施加后的 放置会引起氧化膜劣化。此种氧化膜劣化会使微细化的记忆单元的可靠性发生劣化，导致 可保持可靠性的数据重写次数减少。
[0016] 本发明目的在于解决此种W往问题，提供一种抑制因数据重写造成的可靠性劣化 的非易失性半导体存储装置。
[0017] 抹除脉冲施加后的校验读出期间，氧化膜会发生劣化。因此本发明优选方案中，在 各抹除脉冲施加后立即施加另一弱抹除脉冲。本发明优选方案，弱抹除脉冲设定成，将选择 区块的字线设为0V或比P井低的正电压，对P井施加的正电压低于通常的抹除脉冲。若P 井电位设定得较低，则不会有从浮动栅极朝娃基板流动的电子的穿隧电流。因而，记忆单元 的阔值不会发生变化。通过施加弱抹除脉冲，能抑制氧化膜可靠性劣化。
[0018] 在本发明的更佳方案中，非易失性半导体存储装置将控制栅极设为0V或正的比P 井低的电压，对记忆单元阵列下的N井与P井施加正的抹除脉冲，从浮动栅极（电荷蓄积 层）将电子释放至娃基板后，再次将控制栅极设为0V或比P井低的正电压（同上），对N井 与P井施加电压比起初的抹除脉冲低的正的脉冲，将运两次脉冲施加设为一个组合，当需 要施加下次抹除脉冲时，施加运两个脉冲。优选为，在抹除脉冲施加后的对N井与P井施加 的脉冲中，避免引起从浮动栅极朝向娃基板的电子释放。
[0019] 在更优选方案中，其中：将控制栅极设为0V，对记忆单元阵列下的N井与P井施加 正的抹除脉冲，从浮动栅极将电子释放至娃基板后，在相同的脉冲施加过程中，降低给予N 井与P井的脉冲峰值。此时，也通过在中途降低给予N井与P井的电位，避免引起从浮动栅 极朝向娃基板的电子释放。
[0020] 在更优选方案中，将控制栅极设为0V，对记忆单元阵列下的N井与P井施加正的抹 除脉冲，从浮动栅极将电子释放至娃基板后，在相同的脉冲施加过程中，从0V开始提高控 制栅极电位，在结束对N井与P井的正的抹除脉冲施加的同时，使控制栅极电位恢复到0V。 此时，通过在中途从0V开始提高控制栅极的电位，避免引起从浮动栅极朝向娃基板的电子 释放，且避免引起从娃基板朝向浮动栅极的电子注入。
[0021] 本发明能够较W往抑制因反复数据重写引起的栅极氧化膜劣化，由此能增加可保 持可靠性的数据重写次数。
【附图说明】
[0022] 图1是NAND快闪存储器的单元阵列部的结构概略剖视图；
[0023] 图2是NAND快闪存储器的等效电路图；
[0024] 图3表示在现有的NAND快闪存储器中，抹除脉冲施加时的各节点的电压波形的 图；
[0025] 图4 (A)、图4度）表示从记忆单元的I-V特性的抹除到写入为止的间隔依存性的图 表，图4(A)是表示初始的I-V特性的图表，图4度）是表示3000次数据重写后的I-V特性 的图表；
[0026] 图5表示本发明实施例的NAND快闪存储器的整体结构的一例的方块图；
[0027] 图6是本发明实施例的快闪存储器的抹除动作流程图；
[002引图7是通过本发明第1实施例而施加的抹除脉冲的波形图；
[0029] 图8是通过本发明第2实施例而施加的抹除脉冲的波形图；
[0030] 图9是通过本发明第3实施例而施加的抹除脉冲的波形图；
[0031] 图10是表示抹除时的电子的流动的记忆单元的剖视图； 阳03引图11是抹除脉冲施加时的能带图化and diagram);
[0033] 图12是W往例的抹除脉冲施加后的能带图；
[0034] 图13是在本发明的实施例的抹除脉冲施加后施加弱抹除脉冲时的能带图；
[0035] 图14是本发明第4实施例的快闪存储器的抹除动作流程图；
[0036] 图15是对可适用本发明的Ξ维NAND快闪存储器的记忆单元阵列的结构进行说明 的概略剖视图；
[0037] 图16 (A)、图16做是对立维NAND快闪存储器，在抹除时对记忆单元阵列的通道部 施加高电压的方法进行说明的图；
[003引图17是通过本发明第5实施例而施加的抹除脉冲的波形图；
[0039] 图18是通过本发明第6实施例而施加的抹除脉冲的波形图； W40]图19是通过本发明第7实施例而施加的抹除脉冲的波形图；
[0041] 图20是适用本发明的NOR快闪存储器的单元阵列部的结构概略剖视图。 阳0创 附图标记说明：
[0043] 10 :P型娃基板；
[0044] 12:N 井；
[0045] 14 :P 井；
[0046] 20 :控制栅极（字线）；
[0047] 20A、32、32-1 ~32-n、300 :控制栅极；
[0048] 22 :源极线侧选择晶体管的选择栅极； W例 23 :n-扩散区域；
[0050] 24 :比特线侧选择晶体管的选择栅极； 阳05U 26:p+扩散区域； 阳05引 27:n+扩散区域；
[0053] 28 :N井/P井的共用接触部； 阳054] 30 :通道部； 阳〇5引 34 :0N0结构（电荷蓄积层）；
[0056] 36、38:选择栅极；
[0057] 40 :比特线接触部； 阳05引 42 :源极线接触部；
[0059] 100 :快闪存储器； W60] 110:存储器阵列； 阳06U 120 :输入/输出缓冲器； 阳0创 130 :地址寄存器； 阳〇6引 140 :数据寄存器；
[0064] 150 :控制器； 阳0化]160 :字线选择电路；
[0066] 170 :页面缓冲器/读出电路；
[0067] 180 :列选择电路； W側 190 :内部电压产生电路； W例 200 :系统时脉产生电路；
[0070] 310 :浮动栅极； 阳0川 320:氧化膜； 阳0巧 Αχ :行地址信息； 阳〇7引 Ay :列地址信息；
[0074] BL :比特线； 阳0巧]C1、C2、C3 :控制信号；
[0076] N1 ~N6 :节点；
[0077] Ps :抹除脉冲（抹除电压）； 阳〇7引 Pw :弱抹除脉冲（抹除电压）； 阳0巧]S100、S102、S104、S106、S108、S110、S112、S114、S200、S202、S204、S206、S208、 S210、S212、S214 :步骤；
[0080] SGS :选择栅极线； 阳0川 DSG:选择栅极线； 阳0間 SL :源极线；
[0083] tl、t2:时刻；
[0084] Ts :脉冲间隔； 阳0化]Vers:抹除电压；
[0086] 化gm :编程电压；
[0087] 化ass :通过电压；
[0088] 化ead:读出电压；
[0089] WL1 ~WLn:字线。
【具体实施方式】
[0090] W下参照附图详细说明本发明实施方式。应留意的是，附图中，为了便于理解而强 调表示各部分，与实际元件的比例并不相同。 阳0川图5是本实施例NAND快闪存储器的一结构例的区块图。快闪存储器100包括：存 储器阵列110,形成有排列成矩阵状的多个记忆单元；输入/输出缓冲器120,连接于外部输 入/输出端子1/0,保持输入/输出数据；地址寄存器130,接收来自输入/输出缓冲器120 的地址数据；数据寄存器140,保持输入/输出的数据；控制器150,生成控制信号C1、C2、C3 等，该控制信号C1、C2、C3等是基于来自输入/输出缓冲器120的命令数据及外部控制信号 (未图示的忍片使能或地址锁存使能等）来控制各部分；字线选择电路160,对来自地址寄 存器130的行地址信息Αχ进行解码，并基于解码结果来进行区块的选择及字线的选择等； 页面缓冲器/读出（sense)电路170,保持经由比特线而读出的数据，或者经由比特线来保 持编程数据等；列选择电路180,对来自地址寄存器130的列地址信息Ay进行解码，并基于 该解码结果来进行比特线的选择等；内部电压产生电路190,生成用来进行数据的读出、编 程（写入）及抹除等所需的电压（编程电压化gm、通过（pass)电压化ass、读出电压化eat 抹除电压Vers(包括抹除电压Ps、Pw)) 及系统时脉（system clock)产生电路200,产生 内部系统时脉CLK。
[0092] 存储器阵列110如图2所示，包含将多个记忆单元串联连接而成的NAND串。记忆 单元具有金属氧化物半导体（Metal Oxide Semicon化ctor，简称MO巧结构，该MOS结构包 括：形成在P井内的作为n+扩散区域的源极/漏极；形成在源极/漏极间的通道上的穿隧 氧化膜；形成在穿隧氧化膜上的浮动栅极（电荷蓄积层）；W及经由介电质膜而形成在浮动 栅极上的控制栅极。典型的是，当在浮动栅极中蓄积有正电荷时，即，当写入有数据"1"时， 阔值处于负状态，记忆单元在控制栅极为0V时导通。当在浮动栅极中蓄积有电子时，即，当 写入有数据"0"时，阔值转变为正，记忆单元在控制栅极为0V时断开。但是，记忆单元并不 限于存储单个比特，也可存储多个比特。 柳9引表1
[0094]
[0095] 表1是表示在快闪存储器的各动作时施加的偏压的一例的表。在读出动作时，对 比特线施加特定正电压，对所选择的字线施加特定电压（例如0V)，对非选择字线施加通过 电压化ass (例如4. 5V)，对选择栅极线DSG、SGS施加正电压（例如4. 5V)，使比特线选择晶 体管TD、源极线选择晶体管TS导通，对共用源极线施加0V。在编程（写入）动作时，对所 选择的字线施加高电压的编程电压化gm(15V~20V)，对非选择的字线施加中间的通过电 压（例如10V)，使比特线选择晶体管TD导通，使源极线选择晶体管TS断开，并将与"0"或 "1"的数据相应的电位供给至比特线GBL。
[0096] 在抹除动作时，对区块内的被选择的字线即控制栅极施加特定电压（例如0V)，对 P井施加高电压（例如20V)的抹除脉冲，将浮动栅极的电子抽出至基板，由此W区块为单位 来抹除数据。后文对本实施例的抹除动作的详情进行叙述。
[0097] 接着说明本发明第1实施例的抹除动作。本实施例优选方案中，为更有效进行记 忆单元的数据抹除，使用增量步进脉冲抹除（Incremental St巧Pulse化ase，简称IS阳） 方式。该方式是对所选择区块的记忆单元施加抹除脉冲，接着进行判定被抹除的记忆单元 (W下称抹除单元）的阔值是否合格的校验，若判定不合格，则施加比前次高的抹除脉冲， 进行下个校验，并反复进行抹除脉冲的施加，直至最终判定区块内所有抹除单元合格为止。
[0098] 图6是第1实施例的抹除动作流程。控制器150收到抹除命令开始抹除动作 (S100)。字线选择电路160选择要抹除的区块（S102)，对所选择区块的字线施加0V (S104)， 且将由内部电压产生电路190生成的抹除脉冲Ps经由N井/P井的共用接触部28 (参图1) 施加至P井14及N井12 (S106)。抹除脉冲Ps的施加例如通过控制器150所控制的抹除脉 冲施加电路执行。
[0099] 图7是通过第1实施例而施加的抹除脉冲等波形。此处各节点N1~N6与图3各 节点相同。在节点N1处，当抹除脉冲Ps施加至P井14时，其他节点N2、N3、N5、N6的电位 因与P井的电容禪合而自动升压，当抹除脉冲Ps的施加结束时，节点N2、N3、N5、N6的电位 也下降到抹除前的电压（例如0V)。 阳100] 第1实施例中，在施加抹除脉冲Ps后立即施加弱抹除脉冲Pw(S108)。弱抹除脉冲 Pw是与施加抹除脉冲Ps时同样地，经由N井/P井的共用接触部28来对P井与N井给予特 定正电位，且将选择区块的控制栅极（选择字线）设为0V。弱抹除脉冲Pw与抹除脉冲Ps 的不同点在于，使对P井给予的电位低于抹除时。而且，弱抹除脉冲Pw的期间可比抹除脉 冲Ps短，该期间为不会从浮动栅极朝向娃基板侧进行电子释放的大小。 阳101] 在抹除时，对P井14给予充分的高电压，且将控制栅极设为0V，由此，浮动栅极正 下方的氧化膜变成高电场，从浮动栅极朝娃基板侧流动有电子的穿隧电流。弱抹除脉冲Pw 将对P井14给予的电位设定得较低，W免流动有从浮动栅极朝向娃基板侧的电子的穿隧电 流。抹除脉冲Ps施加之后立即施加另一脉冲时的脉冲间隔Ts越短越好。例如，较为理想 的是，抹除脉冲Ps与弱抹除脉冲Pw的脉冲间隔Ts设为0. 5秒W内。
[0102] 在弱抹除脉冲Pw施加后，进行用于检测抹除单元的阔值是否为特定值W下的抹 除校验的读出（S110)。抹除校验是在通常的读出动作时的偏压条件下进行。若抹除单元为 特定阔值W下，则判定合格，因此抹除脉冲的施加结束。若抹除单元为特定阔值W上，则判 定不合格（S112)，此时生成对前次抹除脉冲Ps的电压增加了 Δ V的抹除脉冲Ps，将抹除脉 冲Ps施加至选择区块。弱抹除脉冲Pw的电压也可始终固定，但当抹除脉冲Ps的电压增加 时，也可与此相应地，W比前次大ΔΥ的方式生成。
[0103] 接着配合图8说明本发明第2实施例的抹除动作，在抹除脉冲Ps的施加过程中， 从浮动栅极将电子释放至娃基板后，使脉冲的电位设定发生变化。目P，从中途降低对P井14 给予的电位。在此期间，选择区块的字线仍被固定为0V。通过降低P井14的电位，从而与 第1实施例时同样，W减小P井14与控制栅极间的电位差，且电子不会从浮动栅极穿隧至 娃基板侧的方式来设定弱抹除脉冲Pw的电位。第2实施例可视为：不限制第1实施例的抹 除脉冲Ps与弱抹除脉冲Pw的脉冲间隔Ts而设为零。
[0104] 接着配合图9说明本发明第3实施例的抹除动作，在抹除脉冲Ps的施加过程中， 使P井14与控制栅极间的电位差从中途开始变化，但与第2实施例时不同，不变更对P井 给予的电位。目P，本实施例中，通过对选择区块的字线（控制栅极）给予特定正电位的弱抹 除脉冲Pw，从而，W减小P井与控制栅极间的电位差，且电子不会从浮动栅极穿隧至娃基板 侧的方式，来设定对控制栅极给予的弱抹除脉冲Pw的电位及期间。弱抹除脉冲Pw恢复到 0V的时机与抹除脉冲Ps恢复到0V的时机大致相等。 阳105] 接着说明在抹除脉冲Ps施加后施加弱抹除脉冲Pw提高可靠性的理由。如图10 所示，当对控制栅极300施加0V，对P井14施加抹除脉冲Ps时，对浮动栅极310正下方的 穿隧氧化膜320施加有高电压，由此，电子利用穿隧效应从浮动栅极310流至娃基板侧。其 结果，在抹除结束时，浮动栅极310具备正电荷。如图11所示，到达娃基板的电子成为高能 量，产生高能量的空穴，其一部分被注入至氧化膜320中。 阳106] 图12是通过现有方法施加抹除脉冲后的记忆单元的阔值成为0V W下时的能带 图。对于在抹除脉冲施加时注入至氧化膜320的空穴而言，若随后将P井14设为0V时浮动 栅极310具备正电荷，则浮动栅极310因该电荷而相对于娃表面相对地具备正电位。于是， 存在于氧化膜320中的空穴因氧化膜中的自身电场而朝娃基板侧缓慢移动（普尔-法兰克 任ool-Frenkel)电流：参照论文）。到达娃介面的空穴的一部分被氧化膜捕获（trap)而生 成介面能阶（参照论文；"IE邸核科学汇刊（I邸E TRANSACTIONS ON NU化EAR SCIENCE)", VOL. 55, NO. 4, pp. 1833-1853, 2008. p. 1836的右栏第6行）。读出校验时，P井被固定为ον， 字线成为ον或特定正电位，因此空穴朝娃介面侧移动的现象不变。运样，在现有的抹除方 式中，在抹除脉冲施加后的期间，空穴向娃介面移动而形成介面能阶（interhce state)。 此情况与利用先前的图4所说明的情况同样。 阳107] 另一方面，本实施例中，紧跟着抹除脉冲Ps的施加而施加弱抹除脉冲Pw。图13表 示此时的能带图。当对P井14给予弱抹除脉冲Pw的正电位时，浮动栅极310的电位变得 高于娃表面。于是，在抹除脉冲Ps的施加过程中，注入至氧化膜320的空穴因氧化膜电场 而朝浮动栅极310侧移动。由此，空穴不会聚集在娃介面附近，空穴难W在娃介面附近被捕 获，也难W形成娃介面能阶。因此，记忆单元的可靠性的劣化得W抑制。
[0108] 接着配合图14说明本发明第4实施例。第1至第3实施例中，将抹除脉冲Ps与 紧跟于此的弱抹除脉冲Pw设为1组，随后进行抹除校验，但本实施例是将抹除脉冲Ps的施 加与抹除校验设为1组，在通过抹除校验判定为合格后，施加弱抹除脉冲Pw。图14中，从步 骤S200到步骤S206为止的序列（sequence)，与第1至第3实施例中所示的从图6的步骤 S100至步骤S106为止同样，因此省略说明。第4实施例中，在抹除脉冲Ps的施加后，进行 抹除校验读出（S208)。若一部分抹除单元的阔值未充分下降而被判定为不合格6210)，贝。 生成前次的抹除脉冲Ps+ Δ V的抹除脉冲Ps (S212)，再次施加该抹除脉冲Ps (S206)，进行抹 除校验读出（S208)。当选择区块内的所有抹除单元合格时，最后施加弱抹除脉冲Pw。施加 弱抹除脉冲Pw时的偏压条件与第1至第3实施例时同样，W电子不会从浮动栅极释放至娃 基板侧的方式而设定。在本实施例的情况下，通过施加弱抹除脉冲Pw，也可产生如下效果， 良P，使空穴跳跃化opping)至浮动栅极侧，抑制娃介面上的空穴陷阱化ole trap),从而难 W形成娃介面能阶。 阳109] 所述第1至第3实施例中，例示了在娃基板表面呈二维地形成有记忆单元阵列的 NAND快闪存储器，但本发明也适用于Ξ维地形成有记忆单元阵列的NAND快闪存储器的抹 除。
[0110] Ξ维结构的记忆单元阵列中，具有两种结构。一种是将通道部竖立成垂直柱状，将 栅极W缠绕着通道部的方式水准放置，并将其层叠成多段。另一种是通道部为水准的棒状， 将其层叠成多段，且栅极垂直地延伸。共同项目均是，通道部未形成在设置于N井上的P井 内。 阳111] 如图15所示，在基板表面上形成棒状的通道部30。通道部30例如包含P型的多 晶娃。W包围通道部30的外周的方式，形成记忆单元的控制栅极32-U32-2、…32-n。在 控制栅极32-1、32-2、…32-n与通道部30之间，形成有W娃氧化膜包夹（sandwich)着娃氮 化膜的氧化物-氮化物-氧化物（Oxide-Nitride-Oxide，简称ΟΝΟ)结构34,娃氮化膜作为 电荷蓄积层发挥功能。在通道部30的其中一个端部侧，形成有比特线选择晶体管的选择栅 极36,在另一个端部侧，形成有源极线选择晶体管的选择栅极38。当通过选择栅极36而比 特线选择晶体管导通时，通道部30电连接于比特线接触部40,当通过选择栅极38而源极线 选择晶体管导通时，通道部30电连接于源极线接触部42。因此，如图16 (A)、图16度）所示， 当在抹除时对通道部30给予高电压时，在时刻tl对比特线接触部40、源极线接触部42施 加高电压的抹除脉冲Ps，随后，在时刻t2,将单元阵列的两端或一端的选择栅极36、38的电 位设定得低于抹除脉冲Ps的电位，从而使选择栅极附近的通道部30产生空穴，将所产生的 空穴注入至单元阵列的整个通道部。由此，整个通道部成为高电压，若将控制栅极32设为 0V，则将电子从电荷蓄积层34抽出至通道部30 (参照论文；Y.化kuzumi等人，2007, "IE邸 国际电子元件会议（Proc. of IEEE International Electron Device Meetin邑）" Proc. pp. 449-452)。W下表示使用Ξ维单元的NAND快闪存储器适用本发明第5至第7实施例。 [011引第5实施例中，与第1至第3实施例同样地，在S维结构的记忆单元中，将对通道 部施加的高电压设为抹除脉冲Ps，在抹除脉冲Ps施加之后立即施加弱抹除脉冲Pw，随后进 行用于检测抹除单元的阔值是否为特定值W下的抹除校验读出。
[0113] 图17表示进行第5实施例的抹除时施加的抹除脉冲等的波形。第5实施例对应 于第1实施例，在施加抹除脉冲之后立即施加弱抹除脉冲Pw。在Ξ维单元中，将对通道部 30施加的高电压设为抹除脉冲Ps，在抹除脉冲Ps的施加之后立即施加弱抹除脉冲Pw，随 后，与第1实施例时同样，进行用于检测抹除单元的阔值是否为特定值W下的抹除校验读 出（参照图6)。若阔值为特定值W下，则抹除脉冲Ps的施加因此而结束，若阔值为特定值 W上，则再次进行抹除脉冲Ps的施加与紧跟于此的弱抹除脉冲Pw的施加。弱抹除脉冲Pw 施加时，W不会流动有从电荷蓄积层34朝向娃侧的电子的穿隧电流的方式，将对通道部30 给予的电位设定得较短。抹除脉冲Ps的施加后立即施加另一弱抹除脉冲Pw时的脉冲间隔 Ts越短越好。例如脉冲间隔Ts在0. 5秒内。
[0114] 接着配合图18说明本发明第6实施例。。第6实施例与第2实施例同样，在Ξ维 单元中，在对通道部30施加抹除脉冲Ps的过程中，使电位设定从中途开始变化。目P，从中 途开始降低对通道部30施加的电位。此时，选择区块的字线仍固定0V。通过降低通道部 30的电化从而与上述同样地，W减小通道部30与控制栅极32间的电位差，且电子不会从 电荷蓄积层34穿隧至通道部30的方式，来设定对控制栅极32给予的电位。
[0115] 接下来配合图19说明本发明第7实施例。第7实施例与第3实施例同样，是在抹 除脉冲Ps的施加过程中，使电位设定从中途开始变化，对通道部30给予的电位不变，对选 择区块的控制栅极32施加特定正电位，从而与上述同样，W减小通道部30与控制栅极32 间的电位差，且电子不会从电荷蓄积层34穿隧至通道部30的方式，来设定对控制栅极32 给予的电位。
[0116] 另外，所述第5至第7实施例如图6所示，将抹除脉冲Ps与弱抹除脉冲Pw设为1 组来施加，随后进行抹除校验，但第5至第7实施例也可如第4实施例（参照图14)那样， 将抹除脉冲Ps的施加与抹除校验设为1组，在选择区块内的所有抹除单元的阔值被判定合 格后，施加弱抹除脉冲Pw。
[0117] 接着说明本发明第8实施例。第1至第7实施例是将NAND快闪存储器作为对象， 但本发明也适用于NOR快闪存储器。NOR快闪存储器的单元阵列是W独立地接入（access) 呈阵列状地排列的记忆单元的方式，在比特线与源极线之间分别并联连接有各记忆单元。 图20表示NOR型单元阵列的结构概略剖视图，图中，对于与图1所示的NAND型单元阵列相 同的结构标注相同的参照编号。
[0118] NOR型快闪存储器中，与NAND型不同的是，数据写入是将通道表面的热电子注入 至电荷蓄积层（浮动栅极），而与NAND型相同的是，数据抹除是将控制栅极20A设为0V，对 P井14施加高电压，使电子从电荷蓄积层穿隧至娃侧。因此，第8实施例按照所述的第1至 第4实施例，当抹除所选择的记忆单元的数据时，施加抹除脉冲Ps，之后立即施加弱抹除脉 冲Pw，由此，抑制NOR型记忆单元的娃介面的空穴陷阱，使娃介面能阶难W形成，从而能降 低因数据重写造成的可靠性劣化。
[0119] 最后应说明的是：W上各实施例仅用W说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其 依然可W对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征 进行等同替换；而运些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技 术方案的范围。
【主权项】
1. 一种非易失性半导体存储装置的数据抹除方法，其特征在于，所述非易失性半导体 存储装置形成有记忆单元，所述记忆单元包括控制栅极、电荷蓄积层及通道区域，所述数据 抹除方法包括： 将所述控制栅极保持为固定电压，对所述通道区域施加高电压的抹除脉冲，由此从所 述电荷蓄积层使电子释放至所述通道区域后，将所述控制栅极保持为所述固定电压，将电 压比所述抹除脉冲低的弱脉冲施加至所述通道区域。2. 根据权利要求1所述的非易失性半导体存储装置的数据抹除方法，其特征在于，所 述弱脉冲是自所述抹除脉冲的施加后，在固定期间以内施加。3. 根据权利要求1所述的非易失性半导体存储装置的数据抹除方法，其特征在于，在 所述抹除脉冲的施加过程中，通过降低所述抹除脉冲的峰值来施加所述弱脉冲。4. 根据权利要求1所述的非易失性半导体存储装置的数据抹除方法，其特征在于，还 包括： 判定数据抹除合格与否的抹除校验， 其中，在施加所述抹除脉冲与所述弱脉冲后，进行所述抹除校验。5. 根据权利要求4所述的非易失性半导体存储装置的数据抹除方法，其特征在于，在 通过所述抹除校验判定为不合格时，施加电压比前次大的抹除脉冲及电压比前次大的弱脉 冲。6. 根据权利要求1所述的非易失性半导体存储装置的数据抹除方法，其特征在于，还 包括： 判定被抹除的记忆单元合格与否的抹除校验， 其中，在所述抹除脉冲的施加后进行所述抹除校验，在通过所述抹除校验判定为抹除 合格后，施加所述弱脉冲。7. 根据权利要求1至3中任一项所述的非易失性半导体存储装置的数据抹除方法， 其特征在于，所述弱脉冲是不会产生从所述电荷蓄积层朝向所述通道区域的电子释放的大 小。8. -种非易失性半导体存储装置的数据抹除方法，其特征在于，所述非易失性半导体 存储装置具有记忆单元，所述记忆单元包括控制栅极、电荷蓄积层及通道区域，所述数据抹 除方法包括： 将所述控制栅极保持为固定电压，对所述通道区域施加高电压的抹除脉冲，由此从所 述电荷蓄积层使电子释放至所述通道区域后，在所述抹除脉冲的施加过程中，将电压比所 述抹除脉冲低的弱脉冲施加至所述控制栅极。9. 一种非易失性半导体存储装置，其特征在于，包括： 记忆单元阵列，形成有记忆单元，所述记忆单元包含控制栅极、电荷蓄积层及通道区 域； 选择部件，从所述记忆单元阵列中选择应抹除数据的记忆单元；以及 控制部件，对由所述选择部件所选择的记忆单元的数据抹除进行控制， 其中，所述控制部件将所述控制栅极保持为固定电压，对所述通道区域施加高电压的 抹除脉冲，由此从所述电荷蓄积层使电子释放至所述通道区域后，将所述控制栅极保持为 所述固定电压，将电压比所述抹除脉冲低的弱脉冲施加至所述通道区域。10. 根据权利要求9所述的非易失性半导体存储装置，其特征在于，所述控制部件是自 所述抹除脉冲的施加后，在固定期间以内施加所述弱脉冲。11. 根据权利要求9所述的非易失性半导体存储装置，其特征在于，所述控制部件在所 述抹除脉冲的施加过程中，通过降低所述抹除脉冲的峰值来施加所述弱脉冲。12. 根据权利要求9所述的非易失性半导体存储装置，其特征在于，所述弱脉冲是不会 产生从所述电荷蓄积层朝向所述通道区域的电子释放的大小。13. 根据权利要求9所述的非易失性半导体存储装置，其特征在于，所述控制部件还包 括判定数据抹除合格与否的抹除校验部件，所述控制部件施加所述抹除脉冲与所述弱脉冲 后，进行所述抹除校验，其中当由所述抹除校验部件判定为不合格时，所述控制部件施加电 压比前次大的抹除脉冲及电压比前次大的弱脉冲。14. 根据权利要求9所述的非易失性半导体存储装置，其特征在于，所述控制部件还包 括判定数据抹除合格与否的抹除校验部件，所述控制部件在所述抹除脉冲的施加后进行所 述抹除校验，在通过所述抹除校验判定为抹除合格后，施加所述弱脉冲。15. 根据权利要求9所述的非易失性半导体存储装置，其特征在于，所述记忆单元阵列 具有由多个记忆单元串联连接而成的反及串，其中所述选择部件从所述记忆单元阵列中选 择区块，所述控制部件对所选择的区块施加所述抹除脉冲及所述弱脉冲。16. 根据权利要求9所述的非易失性半导体存储装置，其特征在于，所述记忆单元阵列 具有由多个记忆单元串联连接而成的反及串，其中所述选择部件从所述记忆单元阵列中选 择区块，所述控制部件对所选择的区块施加所述抹除脉冲，且在所述抹除脉冲的施加过程 中，对所述所选择的区块内的记忆单元的控制栅极施加所述弱脉冲。17. -种非易失性半导体存储装置，其特征在于，包括： 记忆单元阵列，形成有记忆单元，所述记忆单元包含控制栅极、电荷蓄积层及通道区 域； 选择部件，从所述记忆单元阵列中选择应抹除数据的记忆单元；以及 控制部件，对由所述选择部件所选择的记忆单元的数据抹除进行控制， 其中，所述控制部件将所述控制栅极保持为固定电压，对所述通道区域施加高电压的 抹除脉冲，由此从所述电荷蓄积层使电子释放至所述通道区域后，在所述抹除脉冲的施加 过程中，将电压比所述抹除脉冲低的弱脉冲施加至所述控制栅极。
【文档编号】G11C16/14GK105989879SQ201510062510
【公开日】2016年10月5日
【申请日】2015年2月6日
【发明人】白田里郎, 白田里一郎
【申请人】华邦电子股份有限公司