具有积分电容器的感测放大器以及操作方法

文档序号:10625509阅读:459来源:国知局
具有积分电容器的感测放大器以及操作方法
【专利摘要】描述了一种包括感测放大器的非易失性存储器,该感测放大器在读取操作期间将位线电压和感测放大器的输出保持在基本上恒定的电压。在预置阶段期间,耦接至选中的位线的感测放大器的输出端接地。在预置阶段期间对至少一个电容器预充电。在感测阶段期间,将感测放大器输出端与地断开连接、同时将存储器阵列偏置以对选中的存储器单元进行读取。通过至少一个电容器对得到的单元电流进行积分。经积分的单元电流将感测节点从预充电电平放电至基于得到的单元电流的准确的电压电平。
【专利说明】
具有积分电容器的感测放大器从及操作方法
技术领域
[0001] 本公开内容设及用于非易失性存储装置的技术。
【背景技术】
[0002] 半导体存储器变得更广泛地用在各种电子装置中。例如,在蜂窝电话、数字摄像装 置、个人数字助理、移动计算装置、非移动计算装置W及其他装置中使用非易失性半导体存 储器。当在消费性电子装置中使用半导体存储器时,理想的是将半导体存储器所使用的电 力量最小化,W便节约使用主机电子装置化ost electronic device)的电池。此外,消费者 通常希望半导体存储器W足够大的速度运行,使得存储器不会减慢主机电子装置的操作。

【发明内容】

[0003] 根据本发明的第一方面,提供了一种非易失性存储系统,包括:感测放大器输出 端,其选择性地禪接至位线;第一电容器,其包括禪接至感测放大器输出端的第一极板并且 包括第二极板;第二电容器,其包括禪接至感测放大器输出端的第一极板和选择性地禪接 至电压源的第二极板;第一晶体管,其包括禪接至第一电容器的第二端子的栅极,第一晶体 管包括第一端子和第二端子,该第二端子接地;W及第二晶体管,其包括禪接至第一电容器 的第二端子的栅极,第二晶体管包括第一端子和第二端子,该第一端子禪接至电流源并且 选择性地禪接至第一电容器的第二极板W及第二电容器的第二极板,第二晶体管的第二端 子禪接至第一晶体管的第一端子。
[0004] 根据本发明的第二方面,提供了一种用于在非易失性存储器中进行感测的方法, 包括:在预置阶段期间,将感测放大器输出端禪接至位线和地;在预置阶段期间,基于第一 晶体管的阔值电压将第一电容器充电至第一电压,第一电容器包括第一端子和第二端子, 该第一端子禪接至感测放大器输出端,该第二端子禪接至第一晶体管的栅极;在预置阶段 期间,将第二电容器充电至第二电压,其中,第二电容器禪接至感测节点;在感测阶段期间, 将感测放大器输出端禪接至位线并且将感测放大器输出端与地断开连接;在感测阶段期 间,使用第二电容器对位线电流进行积分;W及基于使用所述第二电容器对位线电流进行 积分来提供感测节点处的电压。
[0005] 根据本发明的第Ξ方面,提供了一种操作非易失性存储装置的方法,包括:在预置 阶段期间,将感测放大器输出端禪接至位线、接地端子、第一电容器的第一端子和第二电容 器的第一端子;在预置阶段期间,将第一电容器的第二端子禪接至电流源、第一晶体管的栅 极和第二晶体管的栅极;在预置阶段期间,将第二电容器的第二端子禪接至电压源和感测 节点;在感测阶段期间,将第一电容器的第二端子与电流源断开连接;在感测阶段期间,将 第二电容器的第二端子与电压源断开连接;在感测阶段期间,提供通过第二电容器、第二晶 体管和第一晶体管至地的位线电流;W及在感测阶段期间,基于位线电流来提供感测节点 处的电压。
[0006] 根据本发明的第四方面,提供了一种非易失性存储系统,包括:感测放大器输出 端,其能够连接至位线;第一电容器,其包括禪接至感测放大器输出端的第一极板并且包括 第二极板;第二电容器,其包括禪接至感测放大器输出端的第一极板并且包括第二极板;第 一晶体管,其包括禪接至第一电容器的第二端子的栅极,第一晶体管包括第一端子和第二 端子,该第二端子接地;第二晶体管,其包括禪接至第一电容器的第二端子的栅极,第二晶 体管包括第一端子和第二端子;电流源,其禪接至第二晶体管的第一端子;第一开关,其禪 接在电流源与第一电容器的第二端子之间;第二开关,其禪接至第二电容器的第二端子;电 压源,其禪接至第二开关;W及第Ξ开关,其禪接在第二电容器的第二极板与第二晶体管的 第一端子之间。
[0007] 根据本发明的第五方面,提供了一种非易失性存储系统,包括:感测放大器输出 端,其能够连接至位线;第一电容器,其包括第一极板和第二极板,所述第一极板能够选择 性地连接至感测放大器输出端,第二极板能够选择性地连接至电压源;W及运算放大器,其 具有第一输入端和第二输入端,第一输入端能够选择性地连接至感测放大器输出端,第二 输入端能够选择性地连接至接地端子和参考电压,运算放大器具有输出端,该输出端通过 将所述参考电压与基于单元电流的电压进行比较来提供读取数据。
【附图说明】
[0008] 图1是非易失性存储器系统的一个实施例的框图。
[0009] 图2是存储器单元的一个实施例的简化透视图。
[0010] 图3是描绘了可逆电阻切换元件(reversible resistance-switching element) 的I-V特性的曲线图。
[0011] 图4A是Ξ维存储器阵列的一个实施例的一部分的简化透视图。
[0012] 图4B是Ξ维存储器阵列的一个实施例的一部分的简化透视图。
[0013] 图5A描绘了存储器系统的顶视图。
[0014] 图5B描绘了 Ξ维存储器的一个实施例的层的子组。
[0015] 图6描绘了存储器阵列的构造的一个示例。
[0016] 图7描绘了存储器阵列的两个条的结构的一个实施例。
[0017]图8描绘了盘位(bay)的一个实施例。
[0018] 图9是针对可变电阻存储器元件的示例Ξ维阵列的一部分的等效电路,可变电阻 存储器元件包括具有竖直TFT选择装置的竖直位线架构。
[0019] 图10是根据实现方式的一个示例的、图9所示的Ξ维阵列的一部分的等距视图。
[0020] 图11描绘了存储器阵列的一部分W及正向读取操作的偏置条件。
[0021] 图12描绘了存储器阵列的一部分W及反向读取操作的偏置条件。
[0022] 图13是描绘了根据一个实施例的感测放大器的电路图。
[0023] 图14是描绘了在预置阶段期间用于读取操作的、图13的感测放大器的电路图。
[0024] 图15是描绘了在感测阶段期间用于读取操作的、图13的感测放大器的电路图。
[0025] 图16是描述了根据一个实施例的、使用图13的感测放大器进行的读取操作的流程 图。
[0026] 图17是描绘了在预置阶段期间用于对本底电流(background current)进行积分 的、具有附加电容器的图13的感测放大器的电路图。
[0027] 图18是描绘了在感测阶段期间用于对本底电流进行积分的、图17的感测放大器的 电路图。
[0028] 图19是描绘了在预置阶段期间用于读取操作的、根据一个实施例的感测放大器的 电路图。
[0029] 图20是描绘了根据一个实施例的、在感测阶段期间用于读取操作的图19的感测放 大器的电路图。
[0030] 图21是描绘了根据一个实施例的、在比较阶段期间用于读取操作的图19和图20的 感测放大器的电路图。
【具体实施方式】
[0031] 所公开的技术设及包括感测放大器的非易失性存储器,该感测放大器在读取操作 期间将位线电压和感测放大器的输出端保持在基本上恒定的电压。在预置阶段期间,禪接 至选中的位线的感测放大器的输出端接地。在预置阶段期间对至少一个电容器预充电。在 感测阶段期间,将感测放大器输出端与地断开连接、同时将存储器阵列偏置W对选中的存 储器单元进行读取。通过至少一个电容器对得到的单元电流进行积分。经积分的单元电流 将感测节点从预充电电平放电W准确地提供基于得到的单元电流的电压。
[0032] 在一个示例中,至少一个电容器包括积分电容器和第二电容器,二者都禪接至感 测放大器输出端。在预置阶段,将积分电容器预充电至第一电压,并且将第二电容器预充电 至第二电压。积分电容器的第二极板禪接至感测节点,该感测节点也被预充电至第一电压。 第二电容器的第二极板禪接至第一晶体管和第二晶体管。第一晶体管和第二晶体管串联形 成,其中,第二晶体管的第二端子禪接至感测节点并且第一晶体管的第一端子接地。第二电 容器的第一端子和第一电容器的第二端子相连接。第二电压的电平是根据第一晶体管的阔 值电压来设定的。在感测阶段期间,第一电容器和第二电容器与其预充电源断开连接。通过 由晶体管、电容器和电流源建立的反馈回路,将第二电容器的第二极板处的电压保持在第 二电压。W运种方式,将第二电容器的第一极板W及感测放大器输出端保持在0V。
[0033] 在一种实施例中,通过将选中的位线连接至零伏W及将选中的字线连接至读取电 压来进行反向读取操作。未选中的位线和未选中的字线被保持在零伏。使用运些偏置条件 使得能够快速预充电并使得能够使用低位线建立时间(settling time)或零位线建立时 间。可W避免将位线预充电至高电压电平W进行感测的冗长时间W及负电压源。在避免一 些系统可能使用的偏移电压和大足迹(foo化rint)时可W使用单状态晶体管电路。将第二 电容器禪接至第一晶体管和第二晶体管使得能够在不使用准确的电压源或电流源的情况 下进行准确的感测。可W在不使用准确的源电流或源电压的情况下保持第二电容器和感测 放大器输出端处的稳定电压。
[0034] 图1是描绘了存储器系统100的一个示例的框图,其可W用于实现所公开的技术的 实施例。存储器系统100包括存储器阵列102,存储器阵列102可W是存储器单元的二维或Ξ 维阵列。在一个实施例中,存储器阵列102是单片式Ξ维存储器阵列。存储器阵列102的阵列 端子线包括被构造成行的各层字线W及被构造成列的各层位线。然而,也可W实现其他定 向。
[0035] 单片式Ξ维存储器阵列是W下存储器阵列:其中,多个存储器级形成在单个衬底 (诸如晶片)之上而没有中间衬底。形成一个存储器级的层直接沉积或生长在现有的一个或 多个级的层上方。作为对比,如Leedy的美国专利第5,915,167号"Three Dimensional S化ucture Memory"中那样,通过在分离的衬底上形成存储器级并且将存储器级粘附在彼 此顶部来构建堆叠式存储器。可W在接合之前使衬底变薄或者将其从存储器级移除,但是 由于存储器级最初形成在分离的衬底上方,所W运样的存储器并非真正的单片式Ξ维存储 器阵列。
[0036] 存储器系统100包括行控制电路系统120,行控制电路系统120的输出端108连接至 存储器阵列102的相应的字线。针对该文献的目的,连接可W是直接连接或间接连接(例如, 经由一个或多个其他部件)。行控制电路系统120从系统控制逻辑电路130接收一组行地址 信号W及一个或多个各种控制信号,并且通常可W包括诸如行解码器122、阵列驱动器124 和块选择电路系统126的电路W进行读取操作和编程操作二者。
[0037] 存储器系统100还包括列控制电路系统110,列控制电路系统110的输入端/输出端 106连接至存储器阵列102的相应的位线。列控制电路系统110从系统控制逻辑130接收一组 列地址信号W及一个或多个各种控制信号,并且通常可W包括诸如列解码器112、驱动器电 路系统114、块选择电路系统116W及感测放大器118的电路。在一个实施例中,感测放大器 118向位线提供信号并且感测位线上的信号。可W使用本领域已知的各种感测放大器。
[0038] 系统控制逻辑130从控制器134接收数据和命令,并且向控制器134提供输出数据。 控制器134与主机进行通信。系统控制逻辑130可W包括一个或多个状态机131、页面寄存器 133W及用于控制存储器系统100的操作的其他控制逻辑。在其他实施例中,系统控制逻辑 130直接从主机接收数据和命令并且向该主机提供输出数据,运是因为系统控制逻辑130包 括控制器的功能。
[0039] 在一个实施例中,系统控制逻辑130、列控制电路系统110、行控制电路系统120 W 及存储器阵列102形成在同一集成电路上。例如,系统控制逻辑130、列控制电路系统110和 行控制电路系统120可W形成在衬底的表面上,并且存储器阵列102是形成在衬底之上(并 且因此形成在系统控制逻辑130、列控制电路系统110和行控制电路系统120中的全部或部 分之上)的单片式Ξ维存储器阵列。在一些情况下,控制电路系统的一部分可W与存储器阵 列中的部分形成在相同层上。控制器134可W与图1中描绘的其他部件位于同一衬底或不同 衬底上。控制器134、系统控制逻辑130、列控制电路系统110、列解码器112、驱动器电路系统 114、块选择116、感测放大器118、行控制电路系统120、行解码器122、阵列驱动器124和/或 块选择126可W独立地或W任何组合的形式被视为控制电路系统或者一个或多个控制电 路。
[0040] 存储器阵列102包括多个存储器单元。在一个实施例中,每个存储器单元包括导引 元件(例如,二极管)和电阻元件。在一种示例实现方式中,存储器单元可W是运样的:其可 W被编程一次和读取多次。一个示例存储器单元包括形成在上部导体与下部导体之间的交 叉处的层的柱(pillar)。在一个实施例中,该柱包括诸如二极管的导引元件,该导引元件与 诸如反烙丝层的状态改变元件串联连接。当反烙丝层完整时,单元在电学上是开路。当反烙 丝层被破坏时,单元在电学上是与被破坏的反烙丝层的电阻串联的二极管。
[0041] 在另一实施例中,存储器单元是可重写的。例如,可重写的非易失性存储器单元可 W包括W串联方式或W其他方式与可逆电阻切换元件禪接的二极管或其他选择装置。可逆 电阻切换元件包括电阻可w在两种或更多种状态之间可逆地切换的可逆电阻切换材料。例 如,可逆电阻切换元件可W在制造时处于初始高电阻状态,在施加第一电压和/或电流时可 变换至低电阻状态。施加第二电压和/或电流可W使可逆电阻切换材料返回至高电阻状态。 替选地,可逆电阻切换元件可W在制造时处于初始低电阻状态,当施加(一个或多个)适当 电压和/或电流时能够可逆地变换至高电阻状态。一种电阻状态可W表示二进制数"0"而另 一电阻状态可W表示二进制数"Γ。可W使用多于两种的数据/电阻状态,W使得存储器单 元存储两位或更多位数据。在一个实施例中,将电阻从高电阻状态切换至低电阻状态的处 理称为设置(SET)操作。将电阻从低电阻状态切换至高电阻状态的处理称为重置(RESET)操 作。高电阻状态与二进制数据"0"相关联,而低电阻状态与二进制数据"Γ相关联。在其他实 施例中,可W对设置和重置W及/或者数据编码进行互换。在一些实施例中,第一次设置电 阻切换元件需要比正常电压更高的电压,并且被称为形成(FROMING)操作。
[0042] 图2是存储器单元150的一个示例的简化透视图,该存储器单元150包括串联禪接 并位于第一导体166与第二导体168之间的可逆电阻切换元件162、导引元件164和屏障 (barrier)165。可逆电阻切换元件162包括电阻可W在两种或更多种状态之间可逆地切换 的可逆电阻切换材料170。在一些实施例中,可逆电阻切换材料170可W由金属氧化物形成。
[0043] 可W使用各种不同的金属氧化物。在一个示例中,使用氧化儀。在一个实施例中, 可逆电阻切换材料170包括通过选择性地沉积儀、然后使儀层氧化而形成的氧化儀层的至 少一部分。在其他实施例中,可W选择性地沉积氧化儀本身。在其他实施例中,可W使用包 含给的前体(precursor)、通过原子层沉积处理来沉积氧化给。可W选择性地沉积其他材 料,然后在需要时使其退火和/或氧化,W形成用在存储器单元中的可逆电阻切换材料。例 如,可W诸如通过电锻来选择性地沉积师、了曰、¥、41、了1、(:〇、钻儀合金等的层并使其氧化^ 形成可逆电阻切换材料。
[0044] 另一可变电阻材料是例如在Rose等人的美国专利第5,541,869号中描述的渗杂有 ¥、(:〇、化、口(1、化或胞的非晶娃。1邑11曰*16乂等人在美国专利第6,473,332号中教示了另一类材 料:巧铁矿材料,诸如Pri-XCaxMn〇3 (PCM0)、Lai-XCaxMn〇3 (LCM0)、LaSrMn〇3 化SM0)或 6地曰(:〇<(^680))。该可变电阻材料的另一选择是化(3〇63〇11等人在美国专利第6,072,716号 中教示的碳聚合物薄膜,该碳聚合物薄膜包括例如混合在塑料聚合物中的炭黑微粒或石 墨。另一示例是使用碳纳米管作为可逆电阻切换材料。
[0045] Campbell等人在美国专利申请2003/0045054中W及Campbell在美国专利申请 2003/0047765中教示了另一种材料。该材料是分子式为AxBy的渗杂硫属化合物玻璃,其中A 包括元素周期表中的 ΠΙΑ 族(B、Al、Ga、In、Ti)、IVA族(C、Si、Ge、Sn、饥)、VA族(N、P、As、Sb、 Bi)或VIIA族(F、C1、化、I、At)中的至少一种元素,其中Β选自S、Se、Te及其混合物。渗杂剂选 自贵金属和过渡金属,包括Ag、Au、Pt、化、Cd、Ir、Ru、Co、Cr、Mn或Ni。
[0046] 可逆电阻切换元件162包括电极172和电极174。电极172位于可逆电阻切换材料 170与导体168之间。在一个实施例中,电极172由销制成。电极174位于可逆电阻切换材料 170与导引元件164之间。在一个实施例中,电极174由氮化铁制成,并用作屏障层。在另一实 施例中,电极174是n+渗杂多晶娃,电阻切换材料170是氧化给W及电极172是氮化铁。
[0047] 导引元件164可W是二极管或者是其他适合的导引元件,其通过选择性地限制可 逆电阻切换元件162两端的电压或流经可逆电阻切换元件162的电流来展现非欧姆传导 (non-ohmic conduction)。W运种方式,存储器单元150可W用作二维或Ξ维存储器阵列的 一部分并且数据可W在不影响阵列中的其他存储器单元的状态的情况下被写入存储器单 元150或者从存储器单元150读取。导引元件164可W包括任何适合的二极管,诸如竖直的多 晶ρ-η或p-i-n二极管,无论是二极管的η区在Ρ区之上的向上指向还是二极管的Ρ区在η区之 上的向下指向。
[0048] 在一些实施例中,导引元件164可W是由多晶半导体材料形成的二极管,多晶半导 体材料为诸如多晶娃、多晶娃-错合金、多错材料(ρο 1 y german i皿)或任何其他适合的材料。 例如,导引元件164可W是下述二极管,该二极管包括重渗杂n+多晶娃区182、在n+多晶娃区 182之上的轻渗杂或本征(非有意渗杂的)多晶娃区180、W及在本征区180之上的重渗杂P+ 多晶娃区186。在一些实施例中,可W在n+多晶娃区182上形成薄(例如几百埃W下)的错层 和/或娃错合金层(未示出)W防止和/或减少渗杂剂从n+多晶娃区182迁移进入本征区180, 其中,当使用娃错合金层时大约具有10%或更多的错。要理解的是,n+区和P+区的位置可W 互换。当导引元件164由沉积娃(例如,非晶或多晶)制造而成时,一个实施例可W包括将娃 化物层形成在二极管上W将沉积娃置于低电阻状态。
[0049] 导体166和导体168包括任何适合的导电材料,诸如鹤、任何适当的金属、重渗杂的 半导体材料、导电娃化物、导电的娃化物-错化物、导电的错化物等。在图2的实施例中,导体 166和导体168呈轨道状并且在不同方向上(例如,基本上彼此垂直)延伸。可W使用其他导 体形状和/或配置。在一些实施例中,屏障层、粘附层、抗反射涂层等(未示出)可W与导体 166和导体168-起使用,W改进装置性能W及/或者有助于装置制造。在一个实施例中,导 体166和导体168可W是位线或字线。
[0050] 尽管在图2中将可逆电阻切换元件162示为位于导引元件164之上,但是应理解的 是,在替选实施例中,可逆电阻切换元件162可W位于导引元件164下方。尽管图2示出了存 储器单元的一个示例,但是本文中公开的技术不需要一种特定类型或结构的存储器单元。 可W使用许多不同类型的存储器单元。
[0051] 图3是针对金属氧化物可逆电阻切换元件的一个示例实施例的电压与电流的关系 曲线的曲线图。线250表示可逆电阻切换元件在处于高电阻状态时的I-V特性。线252表示可 逆电阻切换元件在处于低电阻状态时的I-V特性。为了确定可逆电阻切换元件处于哪个状 态,施加电压并测量得到的电流。所测量出的电流较高(参见线252)指示可逆电阻切换元件 处于低电阻状态。所测量出的电流较低(参见线250)指示可逆电阻切换元件处于高电阻状 态。注意,具有不同I-V特性的可逆电阻切换元件的其他变型也可W与本文中的技术一起使 用。
[0052] 当处于高电阻状态(参见线250)时,如果对存储器单元施加电压Vset和足够大的 电流,则可逆电阻切换元件将被设置为低电阻状态。线254示出了当施加 Vset时的行为。电 压会保持相当恒定,并且电流会朝向Iset_l imit增大。在某点处,可逆电阻切换元件将被设 置并且装置行为将基于线252。注意,可逆电阻切换元件第一次被设置时,需要Vf(形成电 压)来设置装置。此后,可W使用Vset。形成电压Vf可W大于Vset。
[0053] 当处于低电阻状态(参见线252)时,如果对存储器单元施加电压化eset和足够大 的电流(Ireset),则可逆电阻切换元件将被重置为高电阻状态。线256示出了当施加化eset 时的行为。在某点处,可逆电阻切换元件将被重置并且装置行为将基于线250。
[0化4] 在一个实施例中,Vset为大约5伏,化eset为大约3伏,为大约扣A,w及 Ireset电流可W高达30μΑ。在一些实施例中,Vset可W低于化eset,不需要形成操作W及/ 或者设置或重置所需的时间可W不同。
[0055] 本领域已知用于设置和重置可逆电阻切换材料的电阻的编程操作。用于设置和重 置可逆电阻切换材料的电阻的电路的许多不同实现方式是已知的并且可W与本文中描述 的技术一起使用。
[0056] 在一些实现方式中,设置操作之后是验证操作W查看设置操作是否成功。如果未 成功,则重试设置操作。在一种示例实现方式中,验证操作是读取操作。因此,系统控制逻辑 130首先使一个或多个存储器单元被编程(设置或重置),然后读取被编程的所有存储器单 元。如果所读取的数据与要编程的数据匹配,则处理完成。如果时读取的数据中的一部分与 被编程的数据不匹配(最可能是因为编程不成功),则重复编程。
[0057] 存储器阵列102包括多个存储器单元。图4A是单片式Ξ维阵列102的一部分的简化 透视图,该单片式Ξ维阵列102包括位于第二存储器级220下方的第一存储器级218。在图4A 的实施例中,每个存储器级218和220包括交叉点阵列中的多个存储器单元200。将理解的 是,附加层(例如,中间级电介质)可W存在于第一存储器级218与第二存储器级220之间,但 是在图4A中为了简化而未示出。可W使用其他存储器阵列配置,如可W使用附加的存储器 级。在图4A的实施例中,所有二极管可指向"同一方向,诸如根据采用了P渗杂区位于二 极管底部还是顶部的p-i-n二极管而向上或向下,从而简化了二极管制造。存储器单元200 可W与存储器单元150相同或不同。
[005引图4B是单片式Ξ维阵列102的第二实施例的一部分的简化透视图,该单片式Ξ维 阵列102包括位于第二存储器级221下方的第一存储器级219。图4B的存储器阵列包括多个 存储器单元200。相对于第一存储器级219,存储器单元200位于一组位线207与一组字线209 之间并且连接至该组位线207和该组字线209。相对于第二存储器级221,存储器单元200位 于一组位线210与一组字线209之间并且连接至该组位线210和该组字线209。如图4B所示, 第一存储器级的上部导体可W用作位于第一存储器级之上的第二存储器级的下部导体。
[0059] 在图4B的实施例中,在一个示例中相邻存储器级上的二极管(或其他导引装置)指 向相反方向。例如,第一存储器级219的二极管可W为如箭头Ai所指示的向上指向二极管 (例如,P区在二极管的底部),而第二存储器级221的二极管可W为如箭头A2所指示的向下 指向二极管(例如,η区在二极管的底部),或者反之亦然。
[0060] 在单片式Ξ维存储器阵列的一个实施例中,位线沿第一方向布置,字线沿垂直于 位线的第二方向布置。在具有附加存储器单元层的单片式Ξ维存储器阵列中,存在附加位 线层和字线层。支持电路系统(例如,列控制电路系统110、行控制电路系统120和系统控制 逻辑130)布置在衬底的表面上,其中,存储器阵列被制造在支持电路系统的整体或一部分 之上。例如,图5Α示出了位于衬底280上方的存储器阵列102的顶视图。支持电路系统282位 于衬底280的表面上。存储器阵列102位于支持电路系统282之上。支持电路系统282的一部 分位于存储器阵列102下方。支持电路系统282的一部分在存储器阵列102外部。对于"存储 器阵列外部",意味着存储器阵列不位于存储器阵列外部的电路上方。
[0061] 描绘了集成电路的各层的图5Β示出了位于衬底之上的存储器阵列。存储器阵列包 括位线层化0、化1和化2W及字线层WL0和WL1。在其他实施例中,还可W实现附加的位线层 和字线层。实现半导体存储器系统的集成电路还包括用于在支持电路系统的不同部件之间 W及在支持电路系统与位线和字线之间路由信号的多个金属层。运些金属层布置在于衬底 表面上且在存储器阵列下方实现的支持电路系统之上。图5B示出了用于进行路由的两个金 属层R1和R2;然而,其他实施例可W包括多于或少于两个的金属层。在一个示例中,运些金 属层R1和R2由鹤形成(大约1.5欧姆/平方),其具有相对高的电阻和相对高的电容。
[0062] 用于在存储器系统的不同部件之间路由信号的一个或多个金属层可W位于存储 器阵列之上。图5B示出了在存储器阵列之上的一个运样的金属层,其被标记为顶部金属层。 在一个示例中,顶部金属层由侣或铜形成(大约0.05欧姆/平方),与层R1和R2相比,顶部金 属层具有较小的电阻和电容。并非使用与用于顶部金属的材料相同的材料来实现金属层R1 和R2,运是因为用于R1和R2的金属需要经受用于在R1和R2顶部制造存储器阵列的处理步 骤。
[0063] 可W在相邻金属层之间添加通孔来进行连接。可W在不相邻的层之间添加过孔 (zia)来进行连接。过孔是多层通孔并且可W连接多于两层(在运种情况下过孔看起来像阶 梯)。
[0064] 如图6中描绘的那样,存储器阵列102被细分成条。每个条被分割成块并且块被分 组成盘位。在一个实施例中,每个块包括两个条。在其他实施例中,可W在一条或一条的一 部分中实现一个盘位。在一些实现方式中,可W跨越两个或更多个条中的全部或一部分来 实现盘位。每个盘位包括多个块。盘位中的块的数量可W变化。
[0065] 图7示出了两个条(条0和条1)的示例实现方式,其中,每个盘位(盘位0、盘位1、…、 盘位N)跨越两个相邻条的一部分而被实现。例如,盘位0部分位于条0中并且部分位于条1 中。因此,在图7的示例中,盘位包括两个条中的存储器单元。条中的盘位的数量可W变化。 图7示出了在条的相对侧(例如,顶部和底部)的列控制电路系统now及在条的不同的相对 侦U(例如,左部和右部)的行控制电路系统。
[0066] 图8提供了盘位(例如,盘位0)的一个示例的更多细节,该盘位跨越两个条(例如, 条0和条1)而被实现。在一个实施例中,盘位具有64个块,其中,块0、块1、···、块31位于条0中 W及块32、块33、···、块63位于条1中。然而,其他实施例可W实现不同数量的块。
[0067] 块是具有邻接的字线和位线的邻接的存储器单元组,其通常不被解码器、驱动器、 感测放大器和输入/输出电路系统分开。运是出于多种原因中的任意原因而做出的。例如, 在大阵列中,由于字线和位线的电阻和电容引起的向下横越运些线的信号延迟(即,RC延 迟)会非常显著。可W通过将较大阵列细分成较小子阵列组来减小运些RC延迟,W使得每条 字线和/或每条位线的长度缩短。作为另一示例,与访问存储器单元组相关联的电力可W指 示在给定的存储器周期期间可W同时访问的存储器单元的数量的上限。因此,通常将较大 存储器阵列细分成较小子阵列W减少同时访问的存储器单元的数量。集成电路可W包括一 个或不止一个存储器阵列。
[0068] 图8示出了块0的位线的子组。衬底比存储器阵列宽,因此,列控制电路系统110的 部分可W从存储器阵列下方向外突出W利于使用过孔和通孔连接至R1、R2、顶部金属和位 线,而列控制电路110的其他部分可W位于存储器阵列下方。列控制电路系统11〇(包括解码 器和感测放大器)被划分成两组电路,其中,每组电路位于集成电路的相对侧(例如,侧A和 侦化),W使得列控制电路系统110的一组电路从存储器阵列的第一侧(侧A)向外突出并且列 控制电路系统110的第二组电路从存储器阵列的相对侧(侧B)向外突出。块的一半位线连接 至在侧A的列控制电路系统110的一组电路,而块的另一半位线连接至在侧B的列控制电路 系统110的第二组电路。在一个实施例中,运两组位线交错,W使得每隔一条位线连接至在 侦UA的列控制电路系统now及介于中间的位线连接至在侧B的列控制电路系统110。可能存 在从侧A挑选两条相邻位线并且从侧B挑选接着的两条位线的情况。运取决于处理。盘位中 的其他块被类似地布置(例如,侧B和侧C等)。在一个实施例中,在上部块与下部块之间共享 位线。例如,条1的块32中的偶数位线与条0的块0中的偶数位线一起被共用。类似地,条1的 块32中的奇数位线与条0的块0中的奇数位线一起被共用。W运种方式,列控制电路系统110 可W对其上部块或下部块的位线进行解码和驱动。
[0069] 在一个实施例中,两个相邻块共用字线(图8中未描绘)。例如,连接至块1的字线中 的一半还连接至块0,并且连接至块1的字线中的另一半还连接至块2。在一个示例中,连接 至块1的每隔一条位线还连接至块0,其中介于中间的字线还连接至块2。对于两个相邻块共 用字线的实施例,字线驱动器位于衬底上并且在两个相邻块之间。例如,连接至块0和块1的 字线由位于块0与块1之间的字线驱动器来驱动。W运种方式,字线驱动器位于其所驱动的 存储器单元的中间。运样的布置减小了字线驱动器所驱动的信号经历的电阻并且减小了当 同时对位于驱动器两侧的多个存储器单元进行编程时沿着字线的I啡華。
[0070] 在一个实施例中,对于例如在衬底的表面上的块下方的每个块,存在两个感测放 大器。两个感测放大器之一用于连接至在侧A的列控制电路系统110的位线,W及另一感测 放大器用于连接至在侧B的列控制电路系统110的位线。在盘位中包括64个块的一个实施例 中,对于盘位,存在64个感测放大器,其中,32个用于侧AW及32个用于侧B。在一个实施例 中,盘位的特性在于盘位中的所有块共用相同的64个感测放大器。运意味着可W同时选择 盘位中的64个存储器单元来进行编程或读取。从而,存储器系统包括用于选择64个存储器 单元的电路W及用于在所选择的64个存储器单元与感测放大器之间路由信号的线路。在一 些实施例中,选择少于64个存储器单元来同时进行编程,W便限制在任何给定时间使用的 电力。
[0071] 为了减小所选择的存储器单元与感测放大器之间的数据线的电阻和电容,可W使 用分段式数据线方案。针对每个段提供局部数据线,其中,该段可W包括一个块、两个块、四 个块或另一数量的块。使用选择电路来将局部数据线连接至适当位线。向跨越盘位中的所 有块的全局数据线提供感测放大器输出端。可W使用选择电路来将全局数据线连接至适当 的局部数据线。
[0072] 图9描绘了使用3D存储器的一部分的等效电路的示意图来描述的Ξ维存储器10的 架构。使用标准的Ξ维直角坐标系11作为参考,向量x、y和Z中的每个向量的方向与其他两 个向量的方向正交。在另一实施例中,方向X和方向y相互之间的夹角基本上为60度。图9中 的阵列包括垂直位线。
[0073] 使用选择装置化Y来形成用于选择性地将内部存储器元件与外部数据电路连接的 电路,其中X给出装置在X方向上的相对位置并且y给出装置在y方向上的相对位置。单独的 选择装置QxY是根据实施例的垂直TFT。全局位线(GBLx)在y方向上伸长,并且在X方向上具有 由下标表示的相对位置。虽然在读取期间W及通常还在编程期间,在某一时刻只有与特定 全局位线连接的选择装置接通,但是全局位线(G化X)分别能够与在X方向上具有相同位置 的垂直TFT选择装置舶γ的源极或漏极连接。单独的选择装置QxY的源极或漏极中的另一个与 局部位线化BLxY)中的一条局部位线连接。局部位线在Z方向上垂直伸长,并且形成x(行)和y (列)方向上的常规二维阵列。
[0074] 为了将一组(在本示例中,被指定为一行)局部位线与相应的全局位线连接,行选 择线SGy在X方向上伸长并且与在y方向上具有共同位置的单行的竖直TFT选择装置舶Y的控 审IJ端子(栅极)连接。因此,根据哪条行选择线SGy接收到将与其连接的竖直TFT选择装置接 通的电压,竖直TFT选择装置舶Y在某一时刻将跨越X方向的(在y方向上具有相同位置的)一 行局部位线化BLxy)连接至与相应的全局位线(GBLx)。剩余的行选择线接收保持其连接的竖 直TFT选择装置舶Y关断的电压。可W注意到,由于仅一个竖直TFT选择装置(QxY)与每条局部 位线化化xy)-起使用,因此可使得在X方向和y方向上跨越半导体衬底的阵列的间距非常 小,从而,存储器的存储元件的密度较大。
[0075] 存储器元件Mzxy形成在衬底之上(可W在柱选择层下方)的位于Z方向上的不同距 离处的多个平面内。图1中示出了两个平面即平面1和平面2,但是通常会存在另外的平面, 诸如4、6、8、16、32或者甚至更多的平面。在距离Z处的每个平面内,字线WLzy在X方向上伸长 并且在y方向上在局部位线化化xy)之间隔开。每个平面的字线WLzy在字线的任一侧分别与 局部位线LBLxy中的相邻的两条局部位线相交。单独的存储器存储元件Mzxy连接在一条局部 位线LBLxy和与运些单独交叉点相邻的一条字线WLzy之间。因此,可W通过对其间连接有单 独的存储器元件Mzxy的局部位线LBLxy和字线WLzy施加适当的电压来对该存储器元件进行寻 址。选择电压W提供使存储器元件的状态从现有状态改变为期望的新状态所需的电刺激。 当装置被首次制造之后,可W选择电压W提供"形成"存储器元件所需的电刺激,运是指从 原始状态开始降低其电阻。运些电压的电平、持续时间和其它特性取决于存储器元件所使 用的材料。
[0076] Ξ维存储器结构的每个"平面"通常由至少两层形成,其中的一层是导电字线WLzy 所在的层,另一层是将平面彼此电隔离的介电材料。例如根据存储器元件Mzxy的结构,每个 平面中也可W存在附加层。平面在半导体衬底之上堆叠在彼此顶部,其中局部位线LBLxy与 该局部位线延伸穿过的每个平面的存储元件Mzxy连接。
[0077] 图10描绘了包括非易失性存储器材料的竖直条的单片式Ξ维存储器阵列的一部 分的一种实施例。图10中所示的物理结构可W包括针对图9中所示的单片式Ξ维存储器阵 列的一部分的一种实现方式。非易失性存储器材料的竖直条可W形成在垂直于衬底的方向 上(例如,在Z方向上)。
[0078] 非易失性存储器材料的竖直条414可W包括例如竖直氧化物层、竖直金属氧化物 层(例如,氧化儀或氧化给)、相变材料的竖直层或者竖直电荷俘获层(例如,氮化娃层)。材 料的竖直条可包括多个存储器单元或装置可W使用的材料的单个连续层。
[0079] 在一个示例中,非易失性存储器材料的竖直条414的部分可W包括第一存储器单 元的与WLi2和LBL13之间的横截面相关联的部分W及第二存储器单元的与札22和LBL13之间的 横截面相关联的部分。在一些情况下,竖直位线(诸如LB^3)可W包括竖直结构(例如,长方 体(rectangular prism)、圆筒或柱),W及非易失性材料可W完全地或部分地围绕竖直结 构(例如,相变材料的共形层围绕竖直结构的各侧)。如所示的那样,竖直位线中的每一条可 W经由选择晶体管连接至一组全局位线中的一条位线。选择晶体管可W包括M0S装置(例 如,NMOS装置)或竖直TFT。
[0080] 图11描绘了交叉点存储器阵列馈如图4A、图4B、图9或图10中描绘的阵列)的一部 分。存储器阵列包括字线365至368 W及位线361至364。字线366是选中的字线,W及位线362 是选中的位线。在选中的字线366与选中的位线362的交叉处为选中的存储器单元(S单元)。 S单元两端的电压是选中字线电压与选中位线电压之间的差。
[0081] 位于选中的字线366与未选中的位线361、363和364的交叉处的存储器单元包括未 选中的存储器单元化单元)dH单元是共用选中的字线的未选中的存储器单元,其中,该选中 的字线被偏置到选中字线电压。Η单元两端的电压是选中字线电压与未选中位线电压之间 的差。
[0082] 位于选中的位线362与未选中的字线365、367和368的交叉处的存储器单元包括未 选中的存储器单元(F单元)"F单元是共用选中的位线的未选中的存储器单元,其中,选中的 位线被偏置到选中的位线电压。F单元两端的电压是未选中字线电压与选中位线电压之间 的差。
[0083] 位于未选中的字线365、367和368与未选中的位线361、363和364的交叉处的存储 器单元包括未选中的存储器单元化单元)。1]单元两端的电压是未选中字线电压与未选中位 线电压之间的差。
[0084] F单元的数量与位线的长度(或者连接至位线的存储器单元的数量)有关,而Η单元 的数量与字线的长度(或者连接至字线的存储器单元的数量)有关。U单元的数量与字线长 度与位线长度的乘积有关。在一种实施例中,共用特定字线(诸如字线365)的各存储器单元 可W与存储在交叉点存储器阵列360中的特定页面相关联。
[0085] 图11描绘了用于执行正向偏置读取操作的一组偏置条件。利用从位线至字线配置 的存储元件,可W通过向选中的位线施加正读取电压化d、同时将选中的字线接地或者向选 中的字线施加0V来产生选中的存储器单元两端的正偏压。处于低电阻状态的存储器单元将 引起从感测放大器经由选中的存储器单元向选中的位线且向选中的字线的较大电流流动。 未选中的字线和未选中的位线被偏置为化dW关断未选中的存储器单元并且禁止大电流流 过未选中的存储器单元。
[0086] 图12描绘了图11中的具有用于执行反向偏置读取操作的一组电压的存储器阵列。 可W通过向选中的字线施加正读取电压化d、同时将选中的位线接地或者向选中的位线施 加0V来产生选中的存储器单元两端的反偏压。处于低电阻状态的存储器单元将引起从选中 的字线经由选中的存储器单元向选中的位线且向感测放大器的较大电流流动。在反向偏置 读取操作中,未选中的字线和未选中的位线被偏置为0V或接地W关断未选中的存储器单元 并且禁止大电流流过未选中的存储器单元。在反向读取操作中,可W将未选中的位线和未 选中的字线全部直接接地。运样可W节省电压资源并且缩短可W执行感测之前的建立时 间。
[0087] 图13是描述根据所公开的技术的实施例的感测放大器503的示意图。感测放大器 503是根据所公开的技术的一个实施例的、如图1所示的感测放大器118的实现方式的一个 示例。感测放大器503禪接至存储器阵列501,图13中示出了该存储器阵列501的一小部分。 在图13中描绘的存储器阵列501的该部分包括一条位线化及四条字线WL1、WL2、WL3和 WL4。在通常的实现方式中,如上所述,阵列501包括更多条位线和更多条字线。在一种实施 例中,存储器阵列501的该部分可W包括位线布置在与衬底呈水平的方向上的存储器阵列, 诸如图4A和图4B中所示的存储器阵列。在另一种实施例中,存储器阵列503的该部分可W包 括位线布置在垂直于衬底的竖直方向上的存储器阵列,诸如图9和图10中所示的存储器阵 列。
[0088] 感测放大器503通常进行操作W在感测期间(包括在预置阶段和感测阶段期间)将 选中的位线BL1的电压基本上保持在0V。感测放大器501进一步进行操作W在预置阶段和感 测阶段期间将感测放大器输出端SA0UT 504基本上保持在OVdSAOUT 504通过第一晶体管 502禪接至位线化1,第一晶体管502具有连接至控制电压VUX的栅极、连接至位线化1的第一 端子W及连接至SA0UT 504的第二端子。虽然未示出,但是晶体管502的第一端子可W连接 至列解码器,该列解码器又进行操作W选择性地将选中的位线(诸如位线化1)连接至SA0UT 504 dSAOUT 504进一步连接至开关506,开关506被配置成选择性地将SA0UT 504接地。开关 506包括将SA0UT 504与地断开连接的断开位置或关断状态(示出及将SA0UT接地的闭合 位置或接通状态(未示出)dSA0UT还连接至第一电容器化C 508的第一极板。化C 508包括连 接至节点534的第二极板,节点534位于第二极板与第二晶体管512的栅极之间。节点534连 接至第二开关520,第二开关520被配置成选择性地将节点534连接至电流源516并从而将 Cac 508的第二极板和晶体管512的栅极连接至电流源516。电流源516提供偏置电流,该偏 置电流用于在预置阶段期间对Cac508进行预充电并且在感测阶段期间将节点534保持在预 充电电平。节点534还连接至第Ξ晶体管514的栅极。第Ξ晶体管514与第二晶体管512串联 形成。晶体管514的第一端子连接至节点536,节点536又连接至电流源516、第二开关520和 第Ξ开关524。晶体管514的第二端子连接至晶体管512的第一端子。晶体管512的第二端子 接地。
[0089] SA0UT 504还连接至第二电容器Cint 510的第一极板。Cint 510是积分电容器,其 被配置成在感测阶段期间对单元电流(也称为位线电流)进行积分。Cint 510包括连接至提 供感测电压Vsense的感测节点526的第二极板。第二极板进一步连接至第四开关522,第四 开关522进而连接至电压源518。在图13中,电压源518提供正电源电压Vcp。开关522被配置 成选择性地将Cint 510连接至电压源518,W使得可W在预置阶段期间对Cint 510预充电。 通过将开关524置于其闭合位置,在感测期间的选中单元电流将W由选中的存储器单元的 电阻确定的速率使积分电容器Cint 510放电并从而使感测节点526放电。
[0090] 虽然各开关在图13中被示为具有断开位置和闭合位置的双端子装置,但是也可W 使用其他类型的开关。例如,可W使用基于Ξ端子晶体管的开关,其具有与闭合的开关对应 的接通状态和与断开的开关对应的关断状态。可W在栅极端子处提供控制信号W接通(闭 合)和关断(断开)基于晶体管的开关。
[0091] 图14描绘了在预置阶段期间的感测放大器503和存储器阵列501,详细描述了阵列 和感测放大器部件二者的偏置条件。在预置阶段期间,所有字线和所有位线被偏置到未选 中电平。在本示例中,每条位线和每条字线被偏置到OVdVUX被设定为诸如化d(在一个示例 中为大约IV)的电平W接通第一晶体管502,该第一晶体管502将感测放大器输出端SA0UT 504连接至选中的位线化1。开关506被置于闭合位置,使得SA0UT如电流541所示的那样接 地。运样将SA0UT在预置阶段期间置于零伏。
[0092] 开关520也被置于其闭合位置,从而将节点534连接至电流源516。通过闭合开关 520,提供了从电流源516通过晶体管512至地的第一电流528(例如,Ibias)。还提供了从电 流源516通过晶体管514和晶体管512至地的第二电流530。第一电流52則尋节点534和电容器 508预充电至第一电压。该第一电压等于晶体管512的栅极-源极电压(Vgs)。在等式1中阐述 了栅极-源极电压Vgs:
[0093] Vgs = Vth+dv 等式 1
[0094] Vth为晶体管512的阔值电压,W及dv为使漏极-源极电流通过所需的电压,即额外 过度驱动电压Vgs。因此,电容器化C和节点536被预充电至基于晶体管512的阔值电压的电 平。由于预置阶段基于晶体管512;两端的栅极-源极电压来对电容Cac 508进行预充电,因 此感测放大器503适于在感测放大器的不同部件间改变。栅极-源极电压Vgs可能由于晶体 管512的工艺和溫度变化而改变。在感测阶段期间保持该电压电平,W使得感测放大器能够 适配并生成与具有不同操作特性的装置相关联的跨越各种工艺和溫度角的准确感测电压。 [00M]在预置阶段期间,积分电容器Cint 510被预充电至电压源518的电压电平V邱。在 预置阶段期间,开关524被置于其断开位置并且开关522被置于其闭合位置。通过断开开关 524,将感测节点526与节点536断开连接,并从而与电流源516和晶体管514的第一端子断开 连接。通过闭合开关522,电压源518连接至电容器Cint 510的第二极板。闭合开关522导致 电流540流向电容器Cint的第二极板,该电流540将Cint 510预充电至电压源518的电压电 平Vcp。运进而感应出从电容器Cint 510的第一极板至地的电流542。此外,电流540将感测 节点526预充电至电压源518的电压Vcp。
[0096] 图15描绘了在图14中描绘的预置阶段之后的感测阶段期间的感测放大器503和存 储器阵列501。在感测阶段期间,选中的位线化1和未选中的字线WLUWL2和WL3保持在未选 中电平(例如,0V)。然而,选中的字线WL4被提升至读取电平化d。化d可W根据执行的特定感 测而变化。在一个示例中,Vrd等于IV或基本上等于IV。虽然描述了反向读取,但是该电路系 统与如图11中所描述的正向读取操作兼容。
[0097] VUX保持在一定的电平(诸如化d)W接通第一晶体管502,使得感测放大器输出端 SA0UT 504保持连接至选中的位线化1。在感测阶段期间,开关506被置于其断开位置,使得 SA0UT与地断开连接。如W下将描述的那样,由于电容器化C的偏置W及由晶体管512和514 提供的反馈,在将SA0UT与地断开连接之后,SA0UT 504保持在0V。
[0098] 在感测阶段期间,开关520被置于其断开位置W将节点534与电流源516断开连接 并从而将电容器508与电流源516断开连接。由于在预置阶段期间对化C 508进行预充电,因 此在断开开关520之后,节点534和化C 508保持在Vgs。开关522进而断开,W同样地将电容 器Cint 510与电压源518断开连接。同时,开关524闭合W提供从电容器Cint 510至节点536 然后通过晶体管514和512至地的路径。电流源516保持连接至节点536,并继续提供化ias电 流。由于开关520断开,因此偏置电流被驱动仅通过晶体管514和512。
[0099] 对于感测阶段中示出的开关位置和偏置条件,位线或单元电流Icell 546被驱动 通过SA0UT 504至电容器Cint 510。在电容器Cint 510上对单元电流Icell进行积分,运使 得电容器Cint 510放电。电容器Cint 510放电进而使得感测节点基于对单元电流的积分从 其预充电电平放电。电容器510放电使得感测节点526的电压Vsense从预充电电平Vcp降低, 如由等式2所示:
[0100]
[0101] Tsence等于感测时间,w及Cint等于电容器510的电容。因此,感测节点电压 Vsense将基于单元电流而在感测节点526处变化(develop)。更具体地,感测节点电压将基 于通过使用积分电容器Cint 510对单元电流Icell进行积分来使感测节点放电而变化。虽 然未示出,但是可W使用Vsense来确定单元在感测期间是接通还是关断。例如,Vsense可W 连接至与选通晶体管串联形成的输出晶体管的栅极。在选通期间,输出晶体管将根据 Vsense而接通或关断。如果在选通晶体管接通时Vsense高到足W接通输出晶体管,则预充 电电平可W被泄漏到地,运表明单元在感测期间关断。如果Vsense低并因而无法将控制晶 体管接通,则保持预充电电平,运表明单元在感测期间接通。
[0102] 在图14和15中的布置有利于准确感测,而无需Vcp和化ias的精确值。Vcp的值可W 因不同装置而异,但是不会影响感测准确性。电压Vcp仅用作预充电电平,W使得其电平的 变化不会影响Vsense的最终值。此外,该架构能够在感测阶段期间将感测放大器SA0UT保持 在恒定的0V的电压电平,使得感测节点基于选中的单元的状态来提供准确的感测电压。运 是通过包括电容器508和510 W及晶体管512和514的反馈回路提供的。例如,如果SA0UT处的 电压开始上升,则在电容器化C 508的第二极板处电压将相应地升高。当电容器508的第二 极板处的电压升高(节点534)时,会从电流源516汲取更多的电流。Ibias增大,从而增大了 通过晶体管514和512的电流548。电流548的增大将拉低感测节点526处的电压电平。当感测 节点526处的电压降低时,SA0UT处的电压降低回到最初电平0V。相应地,电容器508和510连 同晶体管512和514-起提供反馈回路,使得在感测期间SA0UT电压保持在恒定的0V。
[0103] 图16是描述可W使用图13所示的感测放大器电路系统执行的感测处理的流程图。 在步骤604处,将所有选中的位线和字线W及未选中的位线和字线都偏置到未选中电平,诸 如0V。在步骤606处,将感测放大器输出端SA0UT接地。如图14所示,将感测放大器输出端禪 接至第一电容器的第一极板和第二电容器的第一极板。在步骤608处,使用电流源将第一电 容器充电至第一电压。第一电容器的第一电压取决于第一晶体管的阔值电压Vth,其中该第 一晶体管具有禪接至第一电容器的第二极板的栅极。在步骤610处,使用电压源将第二电容 器充电至第二电压。第二电容器被充电至电压源的电压电平。
[0104] 在步骤612处,在对两个电容器进行预充电之后,将选中的字线偏置到读取电压 (例如,Vrd)。未选中的字线和所有位线被偏置到未选中电压(例如,0V)。在替选实施例中, 选中的位线可W被偏置到读取电压(例如,Vrd)并且选中的字线被偏置到0V。运些电压提供 用于执行正向读取操作的替选偏置条件。
[0105] 在步骤614处,将感测放大器输出端SA0UT与地断开连接。如前所述,即使在与地断 开连接之后,图13的架构仍然将SA0UT保持在0V。在步骤616处,将第一电容器与电流源断开 连接。在步骤618处,将第二电容器与电压源断开连接。在步骤618处,将感测节点禪接至与 第一晶体管串联形成的第二电容器。第一晶体管和第二晶体管提供从感测节点至地的路 径。在步骤618处,通过在第二电容器中对单元电流进行积分来使感测节点放电。步骤618基 于选中的单元的电阻来提供感测节点处的电压。如果单元在感测期间是导通的,则由于由 第二电容器积分的单元电流,感测节点电压将放电。如果单元不是导通的,则由于在位线中 存在很小的单元电流或者不存在单元电流,感测节点将不放电(或不会与导通单元一样多 地放电)。
[0106] 在一种实施例中,附加积分电容器可W与电容器Cint 510并联放置,W利于从感 测结果中除去本底电流。图17和图18描绘了具有与电容器Cint 510并联地形成的附加积分 电容器Cint 550的感测放大器503。设置有开关552,开关552在第一位置将SA0UT 504连接 至电容器510的第一极板而在第二位置将SA0UT 504与电容器510断开连接并将SA0UT 504 连接至电容器550的第一极板。在图15所示的第二预置阶段期间,可W将开关552置于第二 位置,使得电容器Cint 550被预充电至电源电压电平Vcp。将开关552置于第二位置并且闭 合开关522导致电流554流向电容器Cint 550的第二极板,该电流554将Cint 550预充电至 电压源518的电压Vcp。运进而感应出从电容器Cint 550至地的电流556。此外,电流554将感 测节点526预充电至电压源518的电压Vcp。
[0107] 然后,如图18所示,进行第二感测阶段。在该第二感测阶段期间,所有字线和位线 被偏置至0V。开关552处于第二位置,使得电容器550连接至SA0UT并且电容器510与SA0UT断 开连接。W运种方式,位线中仅有的电流来自本底噪声,而不是实际的单元电流。本底噪声 电流560被标记为化grd。通过对本底电流化grd进行积分来使积分电容器Cint 550放电。对 本底电流的积分使感测节点526放电,如等式3所示:
[010 引
[0109] 在使用电容器Cint 550来执行使所有字线处于0V的感测阶段之后,可W从单元电 流感测阶段期间的Vsense的值中减去本底电流感测阶段期间的Vsense的值。W运种方式, 可W去除单元电流感测阶段期间的本底噪声的影响,W提供仅基于单元电流的更准确的检 巧。。可W在执行用于确定单元电流的预置和感测阶段之前或者在执行用于确定单元电流的 预置阶段和感测阶段之后执行附加预置阶段和附加感测阶段。
[0110] 图19是根据本公开内容的另一实施例的感测放大器电路703的电路图。在图19中, 诸如运算跨导放大器(0TA)的运算放大器718用于在读取操作期间控制位线电压。0TA被配 置成在读取操作期间在感测放大器输出端SA0UT 704处保持恒定的电压(例如,0V)或基本 上恒定的电压。
[0111] 图19描述了预置阶段,在该预置阶段期间,从电压源730将感测电容器726预充电 至第一电压(例如,VCC)。在预置阶段期间,位线处于0V并且选中的字线处于0V。未选中的字 线处于VSS。本示例中,VSS是0V,但是也可W使用其他电压。
[0112] 电压源730禪接至第一开关724,第一开关724在预置阶段期间闭合,W提供电压源 电流742至感测电容器726的路径。电压源将电容器726的第二极板和禪接至电容器726的第 二极板的节点728预充电至VCC。第二开关722禪接在第一开关与提供感测放大器读取数据 (SA_RDATA)的输出节点720之间。开关722在预置阶段期间闭合。SA0UT 704禪接在将SA0UT 禪接至存储器阵列501的第一晶体管702与第Ξ开关706之间。第Ξ开关706还禪接至0TA 715的负输入节点714。第四开关708禪接在输入端714与地之间。在预置阶段期间,开关706 和708均闭合,W提供电流740从SA0UT至地的路径。通过闭合开关706和708,负输入节点714 被驱动至OVdOTA 718包括禪接至开关710和712的正输入节点716。开关710接地并且开关 712禪接至第二电压源732。在预置阶段期间,开关710闭合并且开关712断开。正输入节点 716通过开关710接地,从而导致在输入节点716处为0V。
[0113] 图20描绘了在预置阶段之后的感测阶段期间的感测放大器电路703。在感测阶段 中,选中的位线化1保持在0V,而选中的字线WL4被升高至化d。未选中的字线保持在VSS。开 关706保持闭合而开关708断开,W将SA0UT与地隔离。开关724断开W将感测电容器726与电 压源730断开连接。开关722保持闭合。利用该配置中的开关,单元电流744被路由至感测电 容器726的第一极板。感测电容器726对单元电流(Icell)744进行积分,感测电容器726感应 经过禪接至感测电容器的第二极板的节点728的电流746。电流746根据等式4使节点728放 电:
[0114]
[0115] 节点728处的电压V基于所积分的单元电流而从预充电电平VCC放电。该电压将通 过在时间化内对单元电流除W电容器726的电容进行积分而减小。
[0116] 0TA 718的输入节点714和716在感测阶段期间基本上保持在OVdOTA将负输入节点 714处的电压固至电容器726回路。开关710保持闭合而开关712保持断开。正输入节点716通 过开关710接地,使得正输入节点716保持在0V。
[0117] 在感测阶段之后,执行比较阶段W将基于单元电流Icell的电压与参考电压进行 比较,从而确定在所施加的偏置条件下化1和WL4处的单元接通还是关断。由于在比较阶段 期间阵列与感测放大器隔离,因此存储器阵列501处的偏置条件可W变化。在一个示例中, 该偏置条件保持与在感测期间的偏置条件相同。
[0118] 图21描绘了在一种实施例中在预置阶段之后的感测阶段期间的感测放大器电路 703。开关706、710和722断开。开关708保持断开,并且开关724闭合。在该配置中,参考电压 化ef从第二电压源732被提供至至0TA 718的正输入节点716。化ef的值在二进制存储器单 元实现方式中可W是单一值,或者可W被设置为用于多电平感测的不同电平。存储器阵列 501与SA0UT 704隔离。电容器726的第二极板再次连接至第一电压源730,使得电容器726通 过电流750被充电至VCC。运导致电流748从电容器726的第一极板传递至0TA 718的负输入 节点714。电流748导致输入节点处的电压基于单元电流。该输入节点处的电压由等式5给 出:
[0119]
[0120] 电压等于感测时间Tsence与电容器726的电容C的商与单元电流Icell的乘积。然 后,使用运算放大器(〇pamp)718来将在输入节点714处得到的电压与输入节点716处的参考 电压化ef进行比较。如果相应的存储器单元接通(在感测期间导通),则输入节点714处的电 压将低于参考电压化ef。运导致0TA 718产生等于逻辑"高"的输出SAJ^DATA。如果存储器单 元关断(在感测期间未导通),则输入节点714处的电压将高于参考电压化ef。运导致0TA 718产生等于逻辑"低"的输出SA_RDATA。
[0121] 因此,描述了一种非易失性存储系统,其包括:能够连接至位线的感测放大器输出 端;第一电容器,其包括禪接至感测放大器输出端的第一极板并且包括第二极板;第二电容 器,其包括禪接至感测放大器输出端的第一极板和选择性地禪接至电压源的第二极板;W 及第一晶体管,其包括禪接至第一电容器的第二端子的栅极。第一晶体管包括第一端子和 第二端子,其中第二端子接地。该系统包括第二晶体管,该第二晶体管包括禪接至第一电容 器的第二端子的栅极。第二晶体管包括第一端子和第二端子。第一端子禪接至电流源并且 选择性地禪接至第一电容器的第二极板W及第二电容器的第二极板。第二晶体管的第二端 子禪接至第一晶体管的第一端子。
[0122] 描述了一种用于在非易失性存储器中进行感测的方法,包括:在预置阶段期间,将 感测放大器输出端禪接至位线和地;W及在预置阶段期间,基于第一晶体管的阔值电压将 第一电容器充电至第一电压。第一电容器包括第一端子和第二端子,第一端子禪接至感测 放大器输出端,第二端子禪接至第一晶体管的栅极。该方法包括:在预置阶段期间,将第二 电容器充电至第二电压。第二电容器禪接至感测节点。该方法包括:在感测阶段期间,将感 测放大器输出端禪接至位线并且将感测放大器输出端与地断开连接;在感测阶段期间,使 用第二电容器对位线电流进行积分;W及基于使用第二电容器对位线电流进行积分来提供 感测节点处的电压
[0123] 描述了一种操作非易失性存储装置的方法,包括:在预置阶段期间,将感测放大器 输出端禪接至位线、接地端子、第一电容器的第一端子和第二电容器的第一端子;在预置阶 段期间,将第一电容器的第二端子禪接至电流源、第一晶体管的栅极和第二晶体管的栅极; 在预置阶段期间,将第二电容器的第二端子禪接至电压源和感测节点;在感测阶段期间,将 第一电容器的第二端子与电流源断开连接;在感测阶段期间,将第二电容器的第二端子与 电压源断开连接;在感测阶段期间,提供通过第二电容器、第二晶体管和第一晶体管至地的 位线电流;W及在感测阶段期间,基于位线电流来提供感测节点处的电压。
[0124] 描述了一种非易失性存储系统,包括:感测放大器输出端,其能够连接至位线;第 一电容器,其包括禪接至感测放大器输出端的第一极板并且包括第二极板;第二电容器,其 包括禪接至感测放大器输出端的第一极板并包括第二极板;W及第一晶体管,其包括禪接 至第一电容器的第二端子的栅极。第一晶体管包括第一端子和第二端子,其中第二端子接 地。该系统包括第二晶体管,该第二晶体管包括禪接至第一电容器的第二端子的栅极。第二 晶体管包括第一端子和第二端子。该系统包括:电流源,其禪接至第二晶体管的第一端子; 第一开关,其禪接在电流源与第一电容器的第二端子之间;第二开关,其禪接至第二电容器 的第二端子;电压源,其禪接至第二开关;W及第Ξ开关,其禪接在第二电容器的第二极板 与第二晶体管的第一端子之间。
[0125] 描述了一种非易失性存储系统,包括:感测放大器输出端,其能够连接至位线;第 一电容器,其包括第一极板和第二极板,第一极板能够选择性地连接至感测放大器输出端, 第二极板能够选择性地连接至电压源;W及运算放大器,其具有第一输入端和第二输入端, 第一输入端能够选择性地连接至感测放大器输出端,第二输入端能够选择性地连接至接地 端子和参考电压。该运算放大器包括输出端,该输出端通过将参考电压与基于单元电流的 电压进行比较来提供读取数据。
[0126] 出于说明和描述的目的而呈现了在前的详细描述。其并不意在穷举或将本文中要 求保护的主体限制为所公开的确切形式。根据W上教导可W进行很多修改和变型。选择所 描述的实施例是为了最佳地解释所公开的技术及其实际应用的原理,从而使得本领域技术 人员能够W各种实施例利用本技术W及将本技术与适合所设想的特定应用的各种修改一 起使用。本发明的范围由所附权利要求限定。
【主权项】
1. 一种非易失性存储系统,包括: 感测放大器输出端,其选择性地耦接至位线; 第一电容器,其包括耦接至所述感测放大器输出端的第一极板并且包括第二极板; 第二电容器,其包括耦接至所述感测放大器输出端的第一极板和选择性地耦接至电压 源的第二极板; 第一晶体管,其包括耦接至所述第一电容器的第二端子的栅极,所述第一晶体管包括 第一端子和第二端子,所述第二端子接地;以及 第二晶体管,其包括耦接至所述第一电容器的第二端子的栅极,所述第二晶体管包括 第一端子和第二端子,所述第一端子耦接至电流源并且选择性地耦接至所述第一电容器的 第二极板以及所述第二电容器的第二极板,所述第二晶体管的第二端子耦接至所述第一晶 体管的第一端子。2. 根据权利要求1所述的非易失性存储系统,其中: 在预置阶段期间,所述第一电容器的第二极板耦接至所述电流源; 在所述预置阶段期间,所述第二电容器的第二极板耦接至所述电压源;以及 在所述预置阶段期间,所述感测放大器输出端接地。3. 根据权利要求2所述的非易失性存储系统,其中: 在感测阶段期间,所述第一电容器的第二极板与所述电流源断开连接; 在所述感测阶段期间,所述第二电容器的第二极板与所述电压源断开连接;以及 在所述感测阶段期间,所述感测放大器输出端与地断开连接。4. 根据权利要求3所述的非易失性存储系统,其中: 在所述预置阶段期间,所述第一电容器的第二极板从所述电流源被预充电至第一电 压;以及 所述第一电压基于所述第一晶体管的阈值。5. 根据权利要求4所述的非易失性存储系统,其中: 在所述预置阶段期间,所述第二电容器的第二极板被预充电至所述电压源的电平。6. 根据权利要求5所述的非易失性存储系统,还包括: 感测节点,其耦接至所述第二电容器的第二极板,所述感测节点在所述预置阶段期间 被预充电至所述电压源的电平; 所述第二电容器在所述感测阶段期间对选中位线电流进行积分;以及 所述感测节点在所述感测阶段期间基于经积分的选中位线电流而从所述电压源的电 平放电。7. 根据权利要求6所述的非易失性存储系统,其中: 在所述感测阶段期间,所述第一电容器的第二极板保持在所述第一电压;以及 在所述感测阶段期间,所述感测放大器输出端保持在零伏。8. 根据权利要求1所述的非易失性存储系统,还包括: 包括所述位线的单片式三维非易失性存储器阵列。9. 一种用于在非易失性存储器中进行感测的方法,包括: 在预置阶段期间,将感测放大器输出端耦接至位线和地; 在所述预置阶段期间,基于第一晶体管的阈值电压将第一电容器充电至第一电压,所 述第一电容器包括第一端子和第二端子,所述第一端子耦接至所述感测放大器输出端,所 述第二端子耦接至所述第一晶体管的栅极; 在所述预置阶段期间,将第二电容器充电至第二电压,其中,所述第二电容器耦接至感 测节点; 在感测阶段期间,将所述感测放大器输出端耦接至所述位线并且将所述感测放大器输 出端与地断开连接; 在所述感测阶段期间,使用所述第二电容器对位线电流进行积分;以及 基于使用所述第二电容器对所述位线电流进行积分来提供所述感测节点处的电压。10. 根据权利要求9所述的方法,还包括: 在所述预置阶段期间,将所述第一电容器的第二端子耦接至电流源,以对所述第一电 容器充电;以及 在所述感测阶段期间,将所述第一电容器的第二端子与所述电流源断开连接。11. 根据权利要求10所述的方法,还包括: 在所述预置阶段期间,将所述第二电容器的第二端子耦接至电压源;以及 在所述感测阶段期间,将所述第二电容器的第二端子与所述电压源断开连接。12. 根据权利要求11所述的方法,还包括: 在所述预置阶段期间,将所述第二电容器的第二极板与第二晶体管的第一端子断开连 接,所述第二晶体管包括栅极和第二端子,所述栅极耦接至所述第一电容器的第二端子,所 述第二晶体管的第二端子耦接至所述第一晶体管的第一端子。13. 根据权利要求12所述的方法,还包括: 在所述感测阶段期间,将所述第一电容器的第二端子保持在所述第一电压。14. 根据权利要求13所述的方法,还包括: 在将所述感测放大器输出端与地断开连接之后,在所述感测阶段期间将所述感测放大 器输出端保持在零伏。15. 根据权利要求14所述的方法,还包括:在所述感测阶段期间, 将所述第一电容器的第一端子从零伏增大; 基于将所述第一端子从零伏增大来将所述第一电容器的第二端子从所述第一电压增 大; 基于将所述第一电容器的第二端子从所述第一电压增大来增大来自所述电流源的电 流; 基于增大来自所述电流源的电流来减小所述感测节点处的电压;以及 基于减小所述感测节点处的电压来将所述第一电容器的第一端子减小到零伏。16. 根据权利要求9所述的方法,其中: 提供所述感测节点处的电压包括基于使用所述第二电容器对所述位线电流进行积分 来将所述感测节点从所述第二电压放电。17. -种操作非易失性存储装置的方法,包括: 在预置阶段期间,将感测放大器输出端耦接至位线、接地端子、第一电容器的第一端子 和第二电容器的第一端子; 在所述预置阶段期间,将所述第一电容器的第二端子耦接至电流源、第一晶体管的栅 极和第二晶体管的栅极; 在所述预置阶段期间,将所述第二电容器的第二端子耦接至电压源和感测节点; 在感测阶段期间,将所述第一电容器的第二端子与所述电流源断开连接; 在所述感测阶段期间,将所述第二电容器的第二端子与所述电压源断开连接; 在所述感测阶段期间,提供通过所述第二电容器、所述第二晶体管和所述第一晶体管 至地的位线电流;以及 在所述感测阶段期间,基于所述位线电流来提供所述感测节点处的电压。18. 根据权利要求17所述的方法,还包括: 在所述预置阶段期间,将所述第一电容器的第二端子耦接至所述第二晶体管的第一端 子;以及 在所述感测阶段期间,将所述第一电容器的第二端子与所述第二晶体管的第一端子断 开连接。19. 根据权利要求18所述的方法,还包括: 在所述预置阶段期间,将所述感测节点与所述第二晶体管的第一端子断开连接;以及 在所述感测阶段期间,将所述感测节点耦接至所述第二晶体管的第一端子。20. 根据权利要求19所述的方法,还包括: 在所述预置阶段期间,从所述电流源将所述第一电容器充电至第一电压,所述第一电 压取决于所述第一晶体管的阈值电压;以及 在所述感测阶段期间,将所述第一电容器的第二端子保持在所述第一电压。21. 根据权利要求20所述的方法,还包括: 在所述预置阶段期间,从所述电压源将所述第二电容器和所述感测节点充电至第二电 压; 在所述感测阶段期间,通过对所述位线电流进行积分来对所述第二电容器充电;以及 在所述感测阶段期间,将所述感测节点从所述第二电压放电,以在所述感测阶段期间 提供所述感测节点处的电压。22. 根据权利要求21所述的方法,还包括: 在将所述感测放大器输出端与地断开连接之后,在所述感测阶段期间将所述感测放大 器输出端保持在零伏。23. -种非易失性存储系统,包括: 感测放大器输出端,其能够连接至位线; 第一电容器,其包括耦接至所述感测放大器输出端的第一极板并且包括第二极板; 第二电容器,其包括耦接至所述感测放大器输出端的第一极板并且包括第二极板; 第一晶体管,其包括耦接至所述第一电容器的第二端子的栅极,所述第一晶体管包括 第一端子和第二端子,所述第二端子接地; 第二晶体管,其包括耦接至所述第一电容器的第二端子的栅极,所述第二晶体管包括 第一端子和第二端子; 电流源,其耦接至所述第二晶体管的第一端子; 第一开关,其耦接在所述电流源与所述第一电容器的第二端子之间; 第二开关,其耦接至所述第二电容器的第二端子; 电压源,其耦接至所述第二开关;以及 第三开关,其耦接在所述第二电容器的第二极板与所述第二晶体管的第一端子之间。24. 根据权利要求23所述的非易失性存储系统,其中: 在预置阶段期间,所述第一开关将所述电流源耦接至所述第一电容器的第二极板; 在所述预置阶段期间,所述第二开关将所述电压源耦接至所述第二电容器的第二极 板;以及 在所述预置阶段期间,所述第三开关将所述第二电容器的第二极板与所述第二晶体管 的第一端子断开连接。25. 根据权利要求24所述的非易失性存储系统,其中: 在感测阶段期间,所述第一开关将所述电流源与所述第一电容器的第二极板断开连 接; 在所述感测阶段期间,所述第二开关将所述电压源与所述第二电容器的第二极板断开 连接;以及 在所述感测阶段期间,所述第三开关将所述第二电容器的第二极板耦接至所述第二晶 体管的第一端子。26. -种非易失性存储系统,包括: 感测放大器输出端,其能够连接至位线; 第一电容器,其包括第一极板和第二极板,所述第一极板能够选择性地连接至所述感 测放大器输出端,所述第二极板能够选择性地连接至电压源;以及 运算放大器,其具有第一输入端和第二输入端,所述第一输入端能够选择性地连接至 所述感测放大器输出端,所述第二输入端能够选择性地连接至接地端子和参考电压,所述 运算放大器具有输出端,所述输出端通过将所述参考电压与基于单元电流的电压进行比较 来提供读取数据。27. 根据权利要求26所述的非易失性存储系统,其中: 在预置阶段期间,所述第一电容器从所述电压源被预充电至第一电压; 在所述预置阶段之后的感测阶段期间,所述第一电容器对所述单元电流进行积分; 在所述感测阶段之后的比较阶段期间,所述第一电容器生成基于所述单元电流的电 压。
【文档编号】G11C16/26GK105989889SQ201510883691
【公开日】2016年10月5日
【申请日】2015年12月4日
【发明人】陈映彰, 阿努拉格·尼加姆, 常·西奥
【申请人】桑迪士克科技有限责任公司
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