电源驱动设备和包括该电源驱动设备的半导体器件的制作方法
【专利摘要】一种电源驱动电路，包括：电压发生单元，被配置为产生释放控制信号和输出电压。电源驱动电路包括被配置为在标志信号的激活区段期间响应于释放控制信号来使能释放信号的释放控制器。电源驱动电路包括被配置为响应于释放控制信号来增大输出电压的电平的上拉驱动单元。电源驱动电路包括被配置为响应于释放信号来使输出电压的电平同步的释放驱动单元。
【专利说明】
电源驱动设备和包括该电源驱动设备的半导体器件[0001]相关申请的交叉引用[0002]本申请要求2015年3月27日提交的申请号为10-2015-0043258的韩国专利申请 的优先权，其全部内容通过引用合并于此。
技术领域
[0003]各种实施例总体而言涉及一种电源驱动电路和包括该电源驱动电路的半导体器件，且更具体而言，涉及一种用于降低电压驱动电路的电流消耗的技术。【背景技术】
[0004]如果动态随机存取存储器(DRAM)的集成度增大且高电压用作外部电源电压，那么可能劣化DRAM晶体管的可靠性。为了处理该问题，已经广泛使用用于在芯片内部降低电源电压的电压转换电路。在使用较低电源电压的情况下，可以降低功耗。如果恒定电压成为内部电压源，即使当外部电源电压改变时，也能够保证稳定的电源电压，从而导致芯片的稳定操作。
[0005]然而，被配置为接收内部电压(VINT)的外围电路或存储阵列的负载可以过度地改变，从而可能难以设计能够在DRAM内部执行稳定操作的电路。
[0006]DRAM的核包括存储单元、子字线驱动器、感测放大器、X解码器和Y解码器。在这种情况下，作为恒定电势电压和高电压(VPP)的核电压(VC0RE)可以用作在核内部使用的内部电压(VINT)。
[0007]例如，核电压(VC0RE)小于外部电源电压(VDD)，高电压(VPP)高于外部电源电压 (VDD)。在DRAM的激活操作期间，使用核电压(VC0RE)导致了大量电流消耗。因此，核电压 (VC0RE)由利用运算放大器来产生内部电压的有源驱动器产生。存在在单个芯片中产生的各种类型的电源电压。当一个电源电压被切换到另一电源电压时，电流流入变弱，使得作为回应可以使用释放电路。如果电源电平因电流流入而增大，那么释放电路可以防止内部电压电平增大至期望目标电平或更高。
[0008]S卩，电压发生电路从外部电源电压(VDD)连续地接收电流来调节其自身核电压目标电平，以及释放电路连续地发出电流来降低增大的核电压(VC0RE)。然而，电压发生电路和释放电路被配置为在内部电压达到期望目标电平的时间点，通过反馈来执行互补操作， 导致了高电流消耗。
【发明内容】
[0009]根据实施例，可以提供一种电源驱动电路。所述电源驱动电路可以包括:电压发生单元，被配置为产生释放控制信号和输出电压。电源驱动电路可以包括:释放控制器，被配置为在标志信号的激活区段期间响应于释放控制信号来使能释放信号。电源驱动电路可以包括:上拉驱动单元，被配置为响应于释放控制信号来增大输出电压的电平。电源驱动电路可以包括:释放驱动单元，被配置为响应于释放信号来使输出电压的电平同步。
[0010]根据实施例，可以提供一种半导体器件。所述半导体器件可以包括:电源驱动电路，被配置为响应于电源电压电平来产生核电压，以及响应于在标志信号的激活时间期间激活的释放信号使核电压同步。半导体器件可以包括电源线驱动单元，被配置为响应于驱动信号来将电源电压或核电压选择性地供应至第一电源线，以及将接地电压供应至第二电源线。半导体器件可以包括:位线感测放大器，耦接至第一电源线和第二电源线，以及位线感测放大器被配置为放大从位线接收的单元数据。【附图说明】
[0011]图1是示出根据实施例的应用电源驱动电路的半导体器件的示例代表的框图。
[0012]图2是示出图1所示的电源线驱动单元的示例表示的电路图。
[0013]图3是示出根据实施例的电源驱动电路的示例表示的电路图。
[0014]图4是示出图3所示的标志信号发生单元的操作的示例表示的示意图。
[0015]图5示出采用根据参照图1-4的上述各种实施例的半导体器件和/或电源驱动电路的系统的示例表示的框图。【具体实施方式】
[0016]现在将参照各种实施例(在附图中图示了其示例)。在所有可能的地方，贯穿附图中使用相同的附图标记来指代相同的或相似的部分。在接下来的描述中，为了本公开的主题清楚，可以省略对合并于本文中的相关的已知配置或功能的详细描述。
[0017]各种实施例可以设计提供一种电源驱动电路及包括该电源驱动电路的半导体器件，其基本上消除由于现有技术的限制和缺点所引起的一个或更多个问题。
[0018]实施例可以涉及一种技术，所述技术用于通过仅在电压发生电路的电压电平比目标电平高时操作释放电路来降低不必要的电流消耗。
[0019]图1是示出根据实施例的应用电源驱动电路的半导体器件的示例代表的框图。
[0020]存储器件可以使用比预定值低的外部电源电压来产生存储器件所需的电源电压， 以及可以使用产生的电源电压。例如，为了实现较低功率的DRAM同时降低外部电源的影响，在包含在DRAM中的核区中可以使用具有比外部电源电压的电势低的电势的内部电压。
[0021]被配置为以与DRAM中相同的方式来使用位线感测放大器(BLSA)的存储器件可以使用核电压(VC0RE)来检测单元数据。如果字线被激活，则耦接到所述字线的多个存储单元的数据可以被施加到位线。位线感测放大器(BLSA)可以检测位线对的电压差，且可以将检测到的电压差放大。
[0022]为了将数据储存在每个DRAM单元中，可以通过位线感测放大器(BLSA)的操作来将数据施加到位线或反相位线，以使得单元的电容器可以以预定电平来充电。所述预定的电压电平可以被定义为核电压(VC0RE)电平。
[0023]用于产生核电压(VC0RE)电平的内部驱动器可以被称作核电压驱动器。随着高速 DRAM的持续发展，对于每个单元都有必要以更高的速度操作。由于被设计为以更高的速度操作的改进的DRAM的发展，对于每个单元的核电压(VC0RE)电平都需要快速的充电能力。
[0024]因此，有必要将核电压(VC0RE)电平设置为电流峰值，位线感测放大器(BLSA)在该电流峰值处操作。相应地，使用用于允许核电压(VC0RE)电平与具有更高电势的外部电源电压(VDD)电平短路的过驱动方法。
[0025]例如，如果DRAM被驱动，则数千位线感测放大器(BLSA)同时操作。BLSA的驱动时间根据是否可能提供用于驱动数千BLSA的足量的电流信号来确定。然而，由于操作电压随着低功率存储器件的数目的增加而成比例地逐渐降低，因此可能很难同时提供足量的电流信号给存储器件。
[0026]为了解决这个问题，可以使用位线感测放大器(BLSA)的过驱动结构。例如，根据位线感测放大器(BLSA)的过驱动结构，在位线感测放大器(BLSA)操作的初始阶段(S卩，从单元和位线彼此共享电荷开始)，比通常被施加到位线感测放大器(BLSA)的电源线(RT0) 的正常电源电压(通常为内部核电压VC0RE)高的高电压(电源电压VDD)被立即施加到位线感测放大器(BLSA)的电源线(RT0)。
[0027]位线感测放大器(BLSA)可以耦接到一个位线对。可以施加电源信号到位线感测放大器(BLSA)的电源线(RT0)和电源线(SB)。
[0028]通常，可以施加核电压(VC0RE)到电源线(RT0)。然而，在初始操作过程期间，可以施加比核电压(VC0RE)高的电源电压(VDD)到电源线驱动单元以实现位线感测放大器 (BLSA)的更快的感测操作。
[0029]图1中图示的电源线驱动单元10可以使用驱动控制信号(SAP1、SAP2、SAN)来激活核电压(VC0RE)和电源电压(VDD)，以及可以将激活的核电压(VC0RE)和激活的电源电压(VDD)输出到位线感测放大器(BLSA)的电源线(RTO、SB)。电源线驱动单元10可以在接收到驱动控制信号(SAPUSAP2)时将核电压(VC0RE)或电源电压(VDD)输出给上拉电源线(RT0)。电源线驱动单元10可以在接收到驱动控制信号(SAN)时将接地电压输出到下拉电源线(SB)。
[0030]图2是示出图1所示的电源线驱动单元10的示例表示的电路图。
[0031]参见图2,电源线驱动单元10可以包括NM0S晶体管(Nl、N2)。NM0S晶体管(N1、 N2)可以供应上拉电压给电源线(RT0)。电源线驱动单元10可以包括用于供应下拉电压 (即接地电压VSS)给电源线(SB)的NM0S晶体管N3。
[0032]在一个示例中，NM0S晶体管N1可以耦接在电源电压(VDD)输入端子与电源线 (RT0)之间，以使得NM0S晶体管N1通过栅极端子来接收驱动信号(SAP1)。在位线感测放大器(BLSA)的过驱动操作中，NM0S晶体管N1可以由驱动信号(SAP1)导通，以使得电源电压(VDD)被供应给电源线(RT0)。
[0033]NM0S晶体管N2可以耦接在核电压(VC0RE)输入端子与电源线(RT0)之间，以使得 NM0S晶体管N2通过栅极端子来接收驱动信号(SAP2)。在位线感测放大器(BLSA)的正常操作期间，NM0S晶体管N2可以由驱动信号(SAP2)导通，以使得核电压(VC0RE)被施加到电源线(RT0)。
[0034]NM0S晶体管N3可以耦接在接地电压(VSS)输入端子与电源线(SB)之间，以使得 NM0S晶体管N3通过栅极端子来接收驱动信号(SAN)。在位线感测放大器(BLSA)的正常操作期间，NM0S晶体管N3由驱动信号(SAN)导通，以使得接地电压(VSS)被施加到电源线 (SB) 〇
[0035]核电压(VC0RE)可以被用作用于放大单元数据的电压，正因为如此，非常重要的是在DRAM操作期间维持核电压(VC0RE)具有稳定的电势。然而，由于最近已经开发了被设计为以较高的速度和较低的电压操作的改进的DRAM，外部噪声等被施加到核电压(VCORE)，使得可能很难实现稳定的核电压(VCORE)。
[0036]当数据被写入单元中时，核电压(VCORE)大大增加到最高电平。因此，当数据被写入DRAM中时，核电压(VCORE)的消耗量大大增加以使得核电压(VCORE)电平降低。为了解决这个问题，应用过驱动方案和释放驱动方案到位线感测放大器(BLSA)的电源线(RTO)以稳定核电压(VCORE)电平。
[0037]对过驱动方案的描述如下。为了提高位线感测放大器(BLSA)被激活时的数据感测速度，以外部电源电压(VDD)被供应给电源线(RTO)的方式来在预定时间段期间将位线感测放大器(BLSA)的驱动电源二元化，然后可以将比外部电源电压(VDD)低的核电压(VCORE)供应给电源线(RTO)。
[0038]图3是示出根据实施例的电源驱动电路的示例表示的电路图。
[0039]参见图3，电源驱动电路可以包括:电压发生单元100、上拉驱动单元200和释放驱动单元300。电源驱动电路可以包括:标志信号发生单元400和释放控制器500。电压发生单元100可以包括:比较器110、偏置单元120和驱动单元130。电压发生单元100可以包括:延迟单元140和电压分配单元150。
[0040]电压发生单元100可以产生输出电压(VREG)以及可以将输出电压(VREG)输出到电源线驱动单元10。根据一个实施例，电源驱动电路的输出电压(VREG)可以是被供应给电源线驱动单元10的核电压(VCORE)电平。
[0041]上拉驱动单元200可以增加电压发生单元100的输出电压(VREG)电平。释放驱动单元300可以减小(或同步)输出电压(VREG)电平。释放驱动单元300可以响应于释放信号(RELEASE)来减小(或同步)输出电压(VREG)电平。
[0042]电压发生单元100的比较器110可以将输入信号(Vin)与电压分配单元150的输出信号相比较。电压发生单元100的比较器110可以将比较结果输出给驱动单元130。比较器I1可以包括PMOS晶体管(P1、P2)和NMOS晶体管(N4?N6)。
[0043]在一个实施例中，PMOS晶体管(Pl、P2)的公用栅极端子可以耦接到PMOS晶体管Pl的漏极端子。PMOS晶体管(Pl、P2)的公用源极端子可以耦接到电源电压(VDD)输入端子。NMOS晶体管N4可以耦接在PMOS晶体管Pl与NMOS晶体管N6之间，以使得NMOS晶体管N4通过栅极端子接收输入信号(Vin)。NMOS晶体管N5可以耦接在PMOS晶体管P2与NMOS晶体管N6之间，以使得NMOS晶体管N5通过栅极端子来接收电压分配单元150的输出信号。
[0044]NMOS晶体管N6可以耦接在接地电压(VSS)输入端子与NMOS晶体管(N4、N5)的公用源极端子之间，以使得NMOS晶体管N6通过栅极端子来接收偏置电压(VBIAS)。因此，NMOS晶体管N6可以响应于偏置电压(VBIAS)而一直导通，以使得NMOS晶体管N6提供电路路径。
[0045]偏置单元120可以输出偏置电压给比较器110。偏置单元120可以包括PMOS晶体管P3和NMOS晶体管N7。PMOS晶体管P3和NMOS晶体管N7可以串联地耦接在电源电压(VDD)输入端子与接地电压(VSS)输入端子之间。PMOS晶体管P3的栅极端子可以耦接到PMOS晶体管Pl和NMOS晶体管N4的公用漏极端子。NMOS晶体管N7的栅极端子和漏极端子彼此共同耦接。
[0046]驱动单元130可以驱动比较器110的输出信号，且可以将结果信号输出给延迟单元140。驱动单元130可以包括:PM0S晶体管P4和NMOS晶体管N8。PMOS晶体管P4和NMOS晶体管N8可以串联地耦接在电源电压(VDD)输入端子与接地电压(VSS)输入端子之间。PMOS晶体管P4的栅极端子可以耦接到PMOS晶体管P2和NMOS晶体管N5的公用漏极端子。NMOS晶体管NS的栅极端子可以共同地耦接到NMOS晶体管N7。
[0047]延迟单元140可以将驱动单元130的输出信号延迟预定时间段，然后可以将延迟的输出信号输出给上拉驱动单元200。延迟单元140可以包括彼此串联地耦接的多个反相器(IVl?IV4)。反相器(IV1、IV2)可以不将驱动单元130的输出信号反相，以及可以将驱动单元130的输出信号延迟，以使得释放控制信号(RLSE_PRE)可以被输出到释放控制器500。反相器(IV3、IV4)可以不将释放控制信号(RLSE_PRE)反相，以及可以将释放控制信号(RLSE_PRE)延迟，以使得延迟的信号可以被输出到上拉驱动单元200。
[0048]电压分配单元150可以执行输出电压(VREG)的电压分配，以及可以将分配结果输出给比较器110。电压分配单元150可以包括串联地耦接在输出电压(VREG)输出端子与接地电压(VSS)输出端子之间的PMOS晶体管(PS、P6)。PMOS晶体管(PS、P6)的公用连接端子可以耦接到NMOS晶体管N5的栅极端子。PMOS晶体管P5的栅极端子和漏极端子可以共同地彼此耦接。PMOS晶体管P6的栅极端子和漏极端子可以共同地彼此耦接。例如，电压分配单元150可以输出具有输出电压(VREG)的1/2的电压电平的分配电压。
[0049]以上提到的电压发生单元100的示例操作可以如下。
[0050]电压分配单元150可以输出分配电压给比较器110。比较器将输入信号(Vin)的电压与电压分配单元150的分配电压相比较，且可以输出比较结果给驱动单元130。NMOS晶体管(N4、NS)的驱动能力可以响应于输入信号(Vin)电压和电压分配单元150的分配电压而改变，以使得比较器110的两个输出节点的电压值都改变。
[0051]例如，如果外部电源电压(VDD)降低，则驱动单元130的输出信号处于低电平。相应地，上拉驱动单元200可以导通，以使得输出电压的电平增加。另一方面，如果外部电源电压(VDD)增加，则驱动单元130的输出信号处于高电平，以使得上拉驱动单元200关断。在这个示例中，输出电压(VREG)电平不再增加。
[0052]上拉驱动单元200可以包括PMOS晶体管P7。PMOS晶体管P7可以耦接在电源电压(VDD)输入端子与输出电压(VREG)输出端子之间，以使得PMOS晶体管P7的栅极端子耦接到反相器IV4。如果延迟单元140的输出信号处于低电平，则上拉驱动单元200的PMOS晶体管P7导通以使得输出电压(VREG)电平增加。
[0053]释放驱动单元300可以包括NMOS晶体管N9。NMOS晶体管N9可以耦接在输出电压(VREG)输出端子与接地电压(VSS)输入端子之间，以使得NMOS晶体管N9通过栅极端子来接收释放信号(RELEASE)。释放驱动单元300的NMOS晶体管N9可以在释放信号(RELEASE)被激活为高电平的预定时间期间导通，以使得NMOS晶体管N9减小输出电压(VREG)电平。释放驱动单元300可以补偿由于过驱动操作而引起的从外部电源电压(VDD)输入端子流向核电压(VCORE)输入端子的电流的量。
[0054]因此，根据一个实施例，上拉驱动单元200和释放驱动单元300可以响应于电源电压(VDD)电平而以互补的方式操作，以使得可以稳定输出电压(VCORE)。
[0055]标志信号发生单元400可以响应于驱动信号(SAPUSAP2)的组合来产生标志信号(FLAG) o释放控制器500可以在标志信号(FLAG)被激活为例如高电平的预定时间期间操作释放驱动单元300。
[0056]例如，一个实施例已经揭露标志信号发生单元400可以由驱动信号(SAP1、SAP2)来控制。然而，实施例的范围或精神并不局限于此，标志信号(FLAG)也可以根据系统温度来控制。如果像上电操作中那样需要快速的电源，则上拉驱动单元200可以首先导通，使得上拉驱动单元200也可以控制电流的供给而与参考电平无关。
[0057]释放控制器500可以包括锁存单元510和组合单元520。
[0058]锁存单元510可以锁存标志信号(FLAG)以预定时间。在一个实施例中，锁存单元510可以包括PMOS晶体管P8和反相器IV5。如果标志信号(FLAG)处于例如高电平，则反相器IV5可以将标志信号(IV5)电平反相，以使得低电平标志信号(FLAG)被输出到PMOS晶体管P8。由于PMOS晶体管P8导通，所以标志信号(FLAG)可以被上拉到电源电压(VDD)电平。
[0059]组合单元520可以将锁存单元510的输出信号与释放控制信号(RLSE_PRE)组合，且可以输出释放信号(RELEASE)。组合单元520可以包括逻辑门，例如但不局限于与非门NDl和反相器(IV0、IV7)。反相器IV6可以将低电平信号反相以使得反相器IV6可以输出例如高电平信号给与非门ND1。与非门NDl可以将反相器IV6的输出信号与释放控制信号(RLSE_PRE)组合，且可以将组合结果输出给反相器IV7。
[0060]例如，如果释放控制信号(RLSE_PRE)处于高电平，则组合单元520可以输出高电平的释放信号(RELEASE)。结果，释放驱动单元300响应于释放信号(RELEASE)而操作。另一方面，如果释放控制信号(RLSE_PRE)处于低电平，则组合单元520输出低电平的释放信号(RELEASE)。结果，释放驱动单元300停止操作以使得汇聚操作不被执行，导致不必要的电流路径的切断。
[0061]S卩，标志信号(FLAG)仅可以在预定区段期间被激活为高电平，所述预定区段从电源线驱动单元100的电源从电源电压(VDD)电平切换到核电压(VCORE)电平的特定时刻开始。因此，释放驱动单元300仅可以在标志信号(FLAG)处于高电平而释放控制信号(RLSE_PRE)被激活为高电平的预定区段期间操作。相反地，如果标志信号(FLAG)转变为低电平，则锁存单元510可以复位，以使得释放驱动单元300停止操作。
[0062]结果，可以防止释放驱动单元300被过度操作，导致不必要的电流消耗的降低。从输出电压(VREG)级产生的泄漏电流路径可以被切断。此外，可以防止由于位线感测放大器(BLSA)的过驱动操作而引起的核电压(VCORE)电平的增加。
[0063]图4是示出图3所示的标志信号发生单元400的操作的示例表示的示意图。
[0064]参见图4，在驱动信号(SAPl)处于低电平期间位线(即，BL或BL/)可以被预充电到位线预充电电压Vblp电平。如果特定字线(未图示)被激活，则多个单元晶体管(所述多个单元晶体管中的每个使用被激活字线作为输入信号)操作，以使得位线感测放大器(BLSA)允许耦接到所述字线的多个存储单元的数据被施加到位线。
[0065]在这个示例中，如果在位线感测放大器(BLSA)的过驱动操作区段(区段A)驱动信号(SAPl)被激活，则NMOS晶体管NI导通。其后，NMOS晶体管N3由驱动信号(SAN)导通。结果，电源电压(VDD)可以被施加到位线感测放大器(BLSA)的电源线(RTO)而接地电压(VSS)可以被施加到电源线(SB)。
[0066]如上所述，如果电源信号被施加到位线感测放大器(BLSA)的电源线(RT0、SB)，则位线感测放大器(BLSA)可以检测位线对的电压差，并将检测到的电压差放大。
[0067]如果位线对由于BLSA操作而演变到预定电平，则电源可以被切换到表示稳定恒定电压源的核电压(VCORE)。因此，如果过驱动操作完成，则驱动信号(SAPl)可以转变为低电平。在正常驱动操作的示例中，如果驱动信号(SAP2)转变为高电平，则NMOS晶体管N2可以导通以使得电源线(RTO)具有核电压(VCORE)电平。
[0068]电源线驱动单元10可以这样的方式来配置:置于核电压(VCORE)输入端子与电源线(RTO)之间的NMOS晶体管N2被短路。因此，由于由电源电压(VDD)导致的电荷从电源线(RTO)移动到核电压(VCORE)，故在区段B期间核电压(VCORE)电平可以增加。结果，在高电平的电源电压(VDD)中核电压(VCORE)电平可以增加。
[0069]因此，释放驱动单元300可以将从电源线(RTO)接收到的电荷放电到接地端子以防止核电压(VCORE)增加。然而，如果核电压(VCORE)接近目标电平，则电压发生单元100和释放驱动单元300可以以互补的方式来连续地操作，导致大量的电流消耗。
[0070]因此，根据一个实施例，释放驱动单元300仅可以在电源电压(VDD)电平被切换到核电压(VCORE)电平的区段B期间被驱动，导致不必要的电流消耗的降低。
[0071]S卩，标志信号发生单元400可以产生用于仅在预定区段(即，区段B)期间操作释放驱动单元300的标志信号(FLAG)，在所述预定区段中驱动信号(SAPl)转变为低电平而驱动信号(SAP2)转变为高电平。标志信号发生单元400可以将驱动信号(SAPl)与驱动信号(SAP2)组合，以使得标志信号(FLAG)仅在电源电平被改变的预定区段(区段B)期间被激活为高电平。
[0072]从以上描述来看明显的是，各种实施例可以通过仅在电压发生电路的电压电平比目标电平高时操作释放电路来降低不必要的电流消耗。
[0073]以上讨论的半导体器件和/或电源驱动电路(见图1到图4)在存储器件、处理器和计算机系统的设计中尤其有用。例如，参见图5，图示了使用根据各种实施例的半导体器件和/或电源驱动电路的系统的框图，且其总体而言用附图标记1000表示。系统1000可以包括一个或更多个处理器(即，处理器)或例如但不局限于中央处理单元(CPU) 1100。处理器(即CPU) 1100可以单独使用或与其他处理器(即CPU)组合使用。虽然将主要以单数来提及处理器(即CPU)1100，但本领域技术人员将理解，可以实施具有任意数目的物理或逻辑处理器(即CPU)的系统1000。
[0074]芯片组1150可以可操作地耦接到CPU1100。芯片组1150是用于处理器(即CPU) 1100与系统1000的其他部件之间的信号的通信路径。所述系统1000的其他部件可以包括:存储器控制器1200、输入/输出(I/O)总线1250以及盘驱动器控制器1300。根据系统1000的配置，多个不同信号中的任意一个都可以通过芯片组1150来传送，且本领域技术人员将理解，可以在不改变系统1000的底层性质的情况下容易地调节信号在系统1000内的路线。
[0075]如上所述，存储器控制器1200可以可操作地耦接到芯片组1150。存储器控制器1200可以包括至少一个如以上参照图1到图4所讨论的半导体器件和/或电源驱动电路。因此，存储器控制器1200可以通过芯片组1150来接收从处理器(即CPU) 1100提供的请求。在可选实施例中，存储器控制器1200可以被集成在芯片组1150中。存储器控制器1200可以可操作地耦接到一个或更多个存储器件1350。在一个实施例中，存储器件1350可以包括至少一个以上关联图1到图4所讨论的半导体器件和/或电源驱动电路。存储器件1350可以包括用于限定多个存储单元的多个字线和多个位线。存储器件1350可以是多个工业标准存储器类型中的任意一种，所述工业标准存储器类型包括但不局限于:单列直插存储模块(SIMM)和双列直插存储模块(DIMM)。而且，存储器件1350可以通过储存指令和数据来辅助外部数据储存设备的安全移除。
[0076]芯片组1150也可以耦接到I/O总线1250。I/O总线1250可以充当信号从芯片组1150到I/O设备1410、1420和1430的通信路径。I/O设备1410、1420和1430可以例如包括但不局限于:鼠标1410、视频显示器1420或键盘1430。I/O总线1250可以使用多个通信协议中的任意一种来与I/O设备1410、1420和1430通信。而且，I/O总线1250可以被集成在芯片组1150中。
[0077]盘驱动器控制器1300可以可操作地耦接到芯片组1150。盘驱动器控制器1300可以充当芯片组1150与一个内部盘驱动器1450或多于一个的内部盘驱动器1450之间的通信路径。内部盘驱动器1450可以通过储存指令和数据来辅助外部数据储存设备的断开。盘驱动器控制器1300和内部盘驱动器1450可以使用几乎任意类型的通信协议来彼此通信或与芯片组1150通信，所述通信协议例如包括但不局限于以上提到的关于I/O总线1250的所有通信协议。
[0078]重要的是要注意，以上关联图5描述的系统1000仅仅是使用如以上关联图1到图4所讨论的半导体器件和/或电源驱动电路的系统1000的一个示例。在诸如蜂窝电话或数字摄像机的可选实施例中，所述部件可能与图5中图示的实施例中的部件不同。
[0079]本领域技术人员将理解，在不脱离本描述中的精神和基本特性的情况下，可以以其他特定的方式来实施实施例。因此，以上的实施例要被解释为在各方面都是说明性的而非限制性的。在所附权利要求书的意思与等价范围之内出现的所有改变都将被包括于其中。此外，对于本领域技术人员明显的是，在所附权利要求书中未明确地彼此引用的权利要求可以组合为实施例来呈现或作为新的权利要求而被包括在申请书被提交之后的修改中。
[0080]尽管已经描述了与本描述一致的多个说明性的实施例，本领域技术人员将理解，本领域技术人员可以设计出将落于本公开的原则的精神和范围之内的大量其他的变型和实施例。具体地，在本公开、附图和所附权利要求书的范围之内的部件部分和/或配置中的大量的变化和变型是可能的。对于本领域技术人员，除了部件部分和/或配置中的变化和变型，可替代用途也将是明显的。
[0081]通过以上的描述可以看出，本发明实施例还提供了以下的技术方案:
[0082]技术方案1.一种电源驱动电路，包括:
[0083]电压发生单元，被配置为产生释放控制信号和输出电压；
[0084]释放控制器，被配置为在标志信号的激活区段期间响应于释放控制信号来使能释放信号；
[0085]上拉驱动单元，被配置为响应于释放控制信号来增大输出电压的电平；以及
[0086]释放驱动单元，被配置为响应于释放信号来使输出电压的电平同步。
[0087]技术方案2.根据技术方案I所述的电压驱动电路，其中电压发生单元包括:
[0088]比较器，被配置为当偏置电压被激活时比较输入信号的电压与分配电压；
[0089]偏置单元，被配置为向比较器提供偏置电压；
[0090]驱动单元，被配置为驱动比较器的输出信号；
[0091]延迟单元，被配置为通过延迟驱动单元的输出信号来控制上拉驱动单元的操作，以及通过将驱动单元的输出信号延迟预定时间来输出释放控制信号；以及
[0092]电压分配单元，被配置为分配输出电压，以及输出分配电压。
[0093]技术方案3.根据技术方案2所述的电源驱动电路，其中，电压分配单元输出具有一半输出电压的电压电平的分配电压。
[0094]技术方案4.根据技术方案I所述的电源驱动电路，其中释放控制器包括:
[0095]锁存单元，被配置为锁存标志信号；以及
[0096]组合单元，被配置为将锁存单元的输出信号与释放控制信号组合，以及输出释放信号。
[0097]技术方案5.根据技术方案4所述的电源驱动电路，其中，当标志信号处于高电平时，锁存单元将低电平信号输出至组合单元。
[0098]技术方案6.根据技术方案4所述的电源驱动电路，其中锁存单元包括:
[0099]第一反相器，被配置为反相标志信号；以及
[0100]PMOS晶体管，親接在电源电压输入端子与标志信号的输入端子之间，PMOS晶体管被配置为经由栅极端子接收第一反相器的输出信号。
[0101]技术方案7.根据技术方案4所述的电源驱动电路，其中当标志信号处于高电平且释放控制信号处于高电平时，组合单元将释放信号激活至高电平。
[0102]技术方案8.根据技术方案4所述的电源驱动电路，其中组合单元包括:
[0103]第二反相器，被配置为反相锁存单元的输出信号；
[0104]与非门，被配置为在释放控制信号与第二反相器的输出信号之间执行与非操作；以及
[0105]第三反相器，被配置为反相与非门的输出信号，以及输出释放信号。
[0106]技术方案9.根据技术方案I所述的电源驱动电路，其中上拉驱动单元包括:
[0107]PMOS晶体管，被配置为响应于电压发生单元的输出信号来将电源电压施加到输出电压的输出端子。
[0108]技术方案10.根据技术方案I所述的电源驱动电路，其中释放驱动单元包括:
[0109]NMOS晶体管，被配置为响应于释放信号来将接地电压施加到输出电压的输出端子。
[0110]技术方案11.根据技术方案I所述的电源驱动电路，还包括:
[0111]标志信号发生单元，被配置为响应于第一驱动信号和第二驱动信号来产生标志信号。
[0112]技术方案12.根据技术方案11所述的电源驱动电路，其中，第一驱动信号是用于将电源电压供应至位线感测放大器BLSA的第一电源线的控制信号。
[0113]技术方案13.根据技术方案11所述的电源驱动电路，
[0114]其中，第二驱动信号是用于将输出电压供应至位线感测放大器BLSA的第二电源线的控制信号，以及
[0115]其中，输出电压是核电压。
[0116]技术方案14.根据技术方案11所述的电源驱动电路，其中，标志信号发生单元在预定时段期间激活标志信号，所述预定时段从与当第一驱动信号被去激活且第二驱动信号被激活时对应的特定时间开始。
[0117]技术方案15.根据技术方案11所述的电源驱动电路，
[0118]其中，第一驱动信号在位线感测放大器BLSA的过驱动操作区段期间被激活，
[0119]其中，第二驱动信号在位线感测放大器BLSA的正常操作区段期间被激活。
[0120]技术方案16.根据技术方案I所述的电源驱动电路，还包括:
[0121]标志信号发生单元，被配置为响应于系统温度来产生标志信号。
[0122]技术方案17.根据技术方案I所述的电源驱动电路，其中，标志信号在预定时段期间被激活，所述预定时段从与当第一电源切换至第二电源时对应的特定时间开始。
[0123]技术方案18.—种半导体器件，包括:
[0124]电源驱动电路，被配置为响应于电源电压电平来产生核电压，以及响应于在标志信号的激活时间期间激活的释放信号使核电压同步；
[0125]电源线驱动单元，被配置为响应于驱动信号来将电源电压或核电压选择性地供应至第一电源线，以及将接地电压供应至第二电源线；以及
[0126]位线感测放大器，耦接至第一电源线和第二电源线，以及位线感测放大器被配置为放大从位线接收的单元数据。
[0127]技术方案19.根据技术方案18所述的半导体器件，其中电源驱动电路包括:
[0128]电压发生单元，被配置为产生释放控制信号和核电压；
[0129]释放控制器，被配置为在标志信号的激活区段期间响应于释放控制信号来使能释放信号；
[0130]上拉驱动单元，被配置为响应于释放控制信号来增大核电压的电平；以及
[0131]释放驱动单元，被配置为响应于释放信号来使核电压的电平同步。
[0132]技术方案20.根据技术方案18所述的半导体器件，其中电源驱动电路还包括:
[0133]标志信号发生单元，被配置为响应于用于控制过驱动操作的第一驱动信号和用于控制正常操作的第二驱动信号来产生标志信号。
[0134]附图标记
[0135]10:电源线驱动单元
【主权项】
1.一种电源驱动电路，包括:电压发生单元，被配置为产生释放控制信号和输出电压；释放控制器，被配置为在标志信号的激活区段期间响应于释放控制信号来使能释放信 号；上拉驱动单元，被配置为响应于释放控制信号来增大输出电压的电平；以及 释放驱动单元，被配置为响应于释放信号来使输出电压的电平同步。2.根据权利要求1所述的电压驱动电路，其中电压发生单元包括:比较器，被配置为当偏置电压被激活时比较输入信号的电压与分配电压；偏置单元，被配置为向比较器提供偏置电压；驱动单元，被配置为驱动比较器的输出信号；延迟单元，被配置为通过延迟驱动单元的输出信号来控制上拉驱动单元的操作，以及 通过将驱动单元的输出信号延迟预定时间来输出释放控制信号；以及 电压分配单元，被配置为分配输出电压，以及输出分配电压。3.根据权利要求2所述的电源驱动电路，其中，电压分配单元输出具有一半输出电压 的电压电平的分配电压。4.根据权利要求1所述的电源驱动电路，其中释放控制器包括:锁存单元，被配置为锁存标志信号；以及组合单元，被配置为将锁存单元的输出信号与释放控制信号组合，以及输出释放信号。5.根据权利要求4所述的电源驱动电路，其中，当标志信号处于高电平时，锁存单元将 低电平信号输出至组合单元。6.根据权利要求4所述的电源驱动电路，其中锁存单元包括:第一反相器，被配置为反相标志信号；以及PMOS晶体管，耦接在电源电压输入端子与标志信号的输入端子之间，PMOS晶体管被配 置为经由栅极端子接收第一反相器的输出信号。7.根据权利要求4所述的电源驱动电路，其中当标志信号处于高电平且释放控制信号 处于高电平时，组合单元将释放信号激活至高电平。8.根据权利要求4所述的电源驱动电路，其中组合单元包括:第二反相器，被配置为反相锁存单元的输出信号；与非门，被配置为在释放控制信号与第二反相器的输出信号之间执行与非操作；以及 第三反相器，被配置为反相与非门的输出信号，以及输出释放信号。9.根据权利要求1所述的电源驱动电路，其中上拉驱动单元包括:PMOS晶体管，被配置为响应于电压发生单元的输出信号来将电源电压施加到输出电压 的输出端子。10.—种半导体器件，包括:电源驱动电路，被配置为响应于电源电压电平来产生核电压，以及响应于在标志信号 的激活时间期间激活的释放信号使核电压同步；电源线驱动单元，被配置为响应于驱动信号来将电源电压或核电压选择性地供应至第 一电源线，以及将接地电压供应至第二电源线；以及位线感测放大器，耦接至第一电源线和第二电源线，以及位线感测放大器被配置为放大从位线接收的单元数据。
【文档编号】G11C5/14GK106024043SQ201510509417
【公开日】2016年10月12日
【申请日】2015年8月13日
【发明人】张文*
【申请人】爱思开海力士有限公司