控制信号发生电路和包括其的非易失性存储器件的制作方法
【专利摘要】一种控制信号发生电路可以包括：计数单元，适用于产生计数信息；第一信号发生单元，适用于基于计数信息、第一上升信息和第一下降信息来激活/去激活第一信号；第二信号发生单元，适用于基于计数信息、第二上升信息、第二下降信息和第一下降信息来激活/去激活第二信号；以及控制信号驱动单元，适用于响应于第一信号和第二信号来驱动控制信号。
【专利说明】控制信号发生电路和包括其的非易失性存储器件
[0001]相关申请的交叉引用
[0002]本申请要求2015年3月31日提交的申请号为10-2015-0045206的韩国专利申请的优先权，该韩国专利申请通过引用全部合并于此。
技术领域
[0003]本专利文件的示例性实施例涉及一种半导体设计技术，更具体地，涉及一种控制信号发生电路和包括其的非易失性存储器件。
【背景技术】
[0004]半导体存储器件被划分为易失性存储器件和非易失性存储器件。易失性存储器件具有较高的写入速度和读取速度，但是在无恒定电源的情况下不能保持数据。非易失性存储器件具有较慢的写入速度和读取速度，但是即使在无恒定电源的情况下也能够保持数据。因此，非易失性存储器件用于储存必须要保持的数据，而不管是否存在可用的恒定电源。非易失性存储器件包括只读存储器(ROM)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM)、磁阻RAM(MRAM)、电阻式RAM(RRAM)和铁电RAM(FRAM)。快闪存储器被划分为或非(NOR)型和与非(NAND)型。
[0005]快闪存储器不仅具有RAM的优点，在于其可以被自由地编程或擦除，其还具有ROM的优点，在于即使在无恒定电源的情况下其也可以保持数据。快闪存储器被广泛地用作便携式电子设备(诸如，数字照相机、个人数字助理(PDA)和MP3播放器)中的储存介质。
[0006]为了增大存储器件的数据储存容量，必须在有限的面积中形成更多的存储单元。这意味着需要减小存储单元的尺寸。然而，由于，减小存储单元的尺寸的能力是有限的，因此已经提出包括垂直层叠在半导体衬底上的存储单元的三维(3D)存储器件。在高集成的3D存储器件中，信号通过各种传输线被传输至存储器件的不同部分。然而，当传输线的负载增加时，在信号被传输的时序之间可能发生失配，从而负面地影响存储器件的操作。
【发明内容】
[0007]各种实施例针对一种控制信号发生电路以及包括其的非易失性存储器件，该控制信号发生电路能够通过提前激活用于控制耦接半串(half string)的晶体管的信号来使因线负载导致的信号之间的时序失配的影响最小化。
[0008]此外，各种实施例针对一种控制信号发生电路，其能够通过两步激活或去激活控制信号来灵活地调节控制信号的激活点或去激活点。
[0009]在实施例中，一种控制信号发生电路可以包括:计数单元，适用于在第一时段和第二时段期间通过对时钟计数来产生计数信息；第一信号发生单元，适用于在第一时段期间当计数信息大于或等于第一上升信息时激活第一信号，以及在第二时段期间当计数信息大于或等于第一下降信息时去激活第一信号；第二信号发生单元，适用于在第一时段的起始点处激活第二信号，在第一时段期间当计数信息大于或等于第二上升信息时去激活第二信号，以及在第二时段期间当计数信息大于或等于第二下降信息时激活第二信号且当计数信息大于或等于第一下降信息时去激活第二信号；以及控制信号驱动单元，适用于:当第一模式被设置时，在第一信号和第二信号被激活时将控制信号驱动至预激活电平，以及在第一信号被激活而第二信号被去激活时将控制信号驱动至比预激活电平高的激活电平。
[0010]在实施例中，一种非易失性存储器件可以包括:管道晶体管，响应于管道控制信号来控制；第一半串，包括串联耦接在位线与管道晶体管之间的多个第一存储单元；第二半串，包括串联耦接在源极线与管道晶体管之间的多个第二存储单元；以及管道控制信号发生单元，适用于:当第一模式被设置时，在读取操作或验证操作期间，在由第一上升信息和第二上升信息设置的时间点处通过两步来激活管道控制信号以及在由第一下降信息和第二下降信息设置的时间点处通过两步来去激活管道控制信号。
[0011]在实施例中，一种控制信号发生电路可以包括:储存单元，适用于储存第一上升信息、第二上升信息、第一下降信息和第二下降信息；以及控制信号发生单元，适用于:当第一模式被设置时，在由第一上升信息设置的第一时间点处预激活控制信号，在由第二上升信息设置的第二时间点处激活控制信号，在由第二下降信息设置的第三时间点处预去激活控制信号，以及在由第一下降信息设置的第四时间点处去激活控制信号。
【附图说明】
[0012]图1是图示根据本发明的实施例的控制信号发生电路的框图。
[0013]图2是图示图1中所示的控制信号发生电路的框图。
[0014]图3是用于描述图1的控制信号发生电路的操作的时序图。
[0015]图4是图示3D非易失性存储器件的结构的透视图。
[0016]图5是图示根据本发明的实施例的非易失性存储器件的电路图。
[0017]图6是用于描述图5中所示的非易失性存储器件的管道控制信号发生单元的操作的时序图。
【具体实施方式】
[0018]以下将参照附图来更详细地描述各种实施例。然而，本发明可以以不同的形式来实施并且不应当被解释为局限于本文所阐述的实施例。更确切地说，这些实施例被提供使得本公开将是彻底和完整的，并且将本发明的范围充分地传达给本领域技术人员。贯穿本公开，相同的参考标记在本发明的各种附图和实施例中指代相同的部分。
[0019]图1是图示根据本发明的实施例的控制信号发生电路的框图。
[0020]参照图1，控制信号发生电路可以包括储存单元110和控制信号发生单元120。在下文中，第一模式可以指其中使用预激活和预去激活的模式，而第二模式可以指其中不使用预激活和预去激活的模式。由图1的控制信号发生电路产生的控制信号PCG可以在第一模式被设置时通过两步来激活或去激活，以及在第二模式被设置时通过一步来激活或去激活。
[0021]储存单元110可以储存第一上升信息RISE1〈0:M>和第二上升信息RISE2〈0:M>以及第一下降信息FALL1〈0:M>和第二下降信息FALL2〈0:M>，其中，M是自然数。当第一模式被设置时，第一上升信息RISEKO:M>可以确定控制信号PCG的预激活点(即，第一时间点)，第二上升信息RISE2〈0:M>可以确定控制信号PCG的激活点(S卩，第二时间点)，第二下降信息FALL2〈0:M>可以确定控制信号PCG的预去激活点(S卩，第三时间点)，第一下降信息FALL1〈0:M>可以确定控制信号PCG的去激活点(S卩，第四时间点)。各个信息片段RISEKO:M>、RISE2〈0:M>、FALLKO:M> 和 FALL2〈0:M> 的值可以被控制。
[0022]随着各个信息片段RISEKO:M>、RISE2〈0:M>、FALLKO:M> 和 FALL2〈0:M> 的值减小，与各个信息片段相对应的时间点可以提前。另一方面，随着各个信息片段RISE1〈0:M>、RISE2〈0:M>、FALLKO:M>和FALL2〈0:M>的值增大，与各个信息片段相对应的时间点可以被延迟。例如，第一时间点可以随着第一上升信息RISE1〈0:M>的值减小而提前，以及随着第一上升信息RISE1〈0:M>的值增大而延迟。第二上升信息RISE2〈0:M>可以具有比第一上升信息RI SE I〈O: M>大的值，以及第一下降信息FALL I〈O: M>可以具有比第二下降信息FALL2<0:M> 大的值。
[0023]当第一模式被设置时，预激活可以指示将控制信号PCG从非激活电平改变为预激活电平的操作，激活可以指示将控制信号PCG从预激活电平改变为激活电平的操作，预去激活可以指示将控制信号PCG从激活电平改变为预激活电平的操作，去激活可以指示将控制信号PCG从预激活电平改变为非激活电平的操作。以供参考，预激活电平可以指示非激活电平与激活电平之间的预定电平。当激活电平高于非激活电平时，预激活电平可以指示预定电平高于非激活电平且低于激活电平，以及当非激活电平高于激活电平时，预激活电平可以指示预定电平高于激活电平且低于非激活电平。
[0024]以供参考，储存单元110可以包括用于储存各个信息片段RISEKO:M>、RISE2〈0:M>、FALLKO:M>和FALL2〈0:M>的多个非易失性存储元件。非易失性存储元件可以包括诸如熔丝、反熔丝、各种电阻元件和浮栅元件的各种元件。此外，储存单元110可以储存关于是第一模式被设置还是第二模式被设置的信息，以及基于储存的信息来产生模式信号PCG_C0N。当第一模式被设置时，模式信号PCG_C0N可以被激活，以及当第二模式被设置时，模式信号PCG_C0N可以被去激活。
[0025]控制信号发生单元120可以产生控制信号PCG，并且当第一模式被设置时，在由信息RI SE I〈O: M>、RI SE2〈0: M>、FALLKO: M>和FALL2〈0: M>设置的时间点处预激活、激活、预去激活或去激活控制信号PCG。此外，当第二模式被设置时，控制信号发生单元120可以在预定时间点处激活或去激活控制信号PCG，而不预激活和预去激活控制信号PCG。
[0026]控制信号发生单元120可以在由第一上升信息RISEKO:M>设置的第一时间点处预激活控制信号PCG，在由第二上升信息RISE2〈0:M>设置的第二时间点处激活控制信号PCG，在由第二下降信息FALL2〈0:M>设置的第三时间点处预去激活控制信号PCG，以及在由第一下降信息FALL1〈0:M>设置的第四时间点处去激活控制信号PCG。
[0027]更具体地，控制信号发生单元120可以对时钟CK计数，将计数值(在下文中，称为“计数信息”)与各个信息片段RI SE I〈O: M>、RI SE2〈0: M>、FALL I〈0: M>和FALL2〈0: M>进行比较，以及确定第一时间点至第四时间点。在第一时段期间，控制信号发生单元120可以在计数信息大于或等于第一上升信息RISE1〈0:M>时预激活控制信号PCG，以及在计数信息大于或等于第二上升信息RISE2〈0:M>时激活控制信号PCG。此外，在第二时段期间，控制信号发生单元120可以在计数信息大于或等于第二下降信息FALL2〈0:M>时预去激活控制信号PCG,以及在计数信息大于或等于第一下降信息FALLKO:M>时去激活控制信号PCG。
[0028]以供参考，第一时段可以指示被设置为执行将控制信号PCG从非激活状态改变为激活状态的操作的预定时段，以及第二时段可以指示被设置为执行将控制信号PCG从激活状态改变为非激活状态的操作的预定时段。可以在第一时段之内选择性地调节第一时间点和第二时间点，且可以在第二时段之内选择性地调节第三时间点和第四时间点。在图1中，信号CNTEN可以在第一时段和第二时段期间被激活，以及信号RISERANGE可以在第一时段期间被激活。
[0029]当第二模式被设置时，控制信号发生单元120可以响应于信号PCGSEL来激活或去激活控制信号PCG。控制信号发生单元120可以在信号PCGSEL被激活时将控制信号PCG从非激活状态改变为激活状态，以及在信号PCGSEL被去激活时将控制信号PCG从激活状态改变为非激活状态。当第二模式被设置时，控制信号PCG可以在不经过预激活电平的情况下被直接激活或去激活。
[0030]控制信号PCG的激活电平和预激活电平可以根据包括控制信号发生电路的半导体器件的操作而不同。例如，假设控制信号PCG控制非易失性存储器件中的管道晶体管。控制信号PCG的激活电平可以在非易失性存储器件执行擦除操作时被设置为擦除电压，或者在非易失性存储器件执行读取操作、编程操作或验证操作时被设置为通过电压。此外，预激活电平可以比激活电平低预定电平。
[0031]控制信号发生电路可以通过这些步骤来激活控制信号PCG，并且控制何时改变控制信号PCG的电平。因此，控制信号PCG可以具有适用于由控制信号PCG控制的设备的波形。
[0032]图2是图示图1中所示的控制信号发生单元120的框图。
[0033]参照图2，控制信号发生单元120可以包括计数单元210、第一信号发生单元220、第二信号发生单元230、控制信号驱动单元240、第一选择单元201和第二选择单元202。
[0034]计数单元210可以在第一时段和第二时段期间通过对时钟CK计数来产生计数信息CNT〈0:M>。当信号CNTEN被激活时，计数单元210可以对时钟CK计数。当信号CNTEN被去激活时，计数单元210可以维持在复位状态而不进行计数。因此，在第一时段期间，计数信息CNT〈0:M>的值可以对应于从第一时段开始时已经过去的时间。在第二时段期间，计数信息CNT〈0:M>的值可以对应于从第二时段开始时已经过去的时间。
[0035]当模式信号PCG_C0N被激活时，第一信号发生单元220可以在第一时段期间响应于计数信息CNT〈0:M>、第一上升信息RISEKO:M>和第一下降信息FALLKO:M>来产生第一信号INT_PCGSEL。第一信号发生单元220可以在其中信号CNTEN和信号RISERANGE 二者被激活的第一时段期间，当计数信号CNT〈0:M>大于或等于第一上升信息RISE1〈0:M>时激活第一信号INT_PCGSEL，以及在其中信号CNTEN被激活而信号RISERANGE被去激活的第二时段期间，当计数信号CNT〈0:M>大于或等于第一下降信息FALL1〈0:M>时去激活第一信号INT_PCGSEL0第一信号发生单元220可以在模式信号PCG_C0N被去激活时被禁止。
[0036]当模式信号PCG_C0N被激活时，第二信号发生单元230可以响应于计数信息CNT〈0:M>、第二上升信息RISE2〈0:M>、第一下降信息FALL1〈0:M>和第二下降信息FALL2<0:M>来产生第二信号2STEP_PCG。第二信号发生单元230可以在其中信号CNTEN和信号RISERANGE 二者被激活的第一时段的起始点处激活第二信号2STEP_PCG，在第一时段期间当计数信息CNT〈0:M>大于或等于第二上升信息RISE2〈0:M>时去激活第二信号2STEP_PCG。此外，在第二时段期间，第二信号发生单元230可以在计数信息CNT〈0:M>大于或等于第二下降信息FALL2〈0:M>时激活第二信号2STEP_PCG，以及在计数信息CNT〈0:M>大于或等于第一下降信息FALL1〈0:M>时去激活第二信号2STEP_PCG。第二信号发生单元230可以在模式信号PCG_CON被去激活时被禁止。
[0037]第一选择单元201可以在模式信号PCG_C0N被激活时选择第一信号INT_PCGSEL，以及在模式信号PCG_C0N被去激活时选择信号PCGSEL。第二选择单元202可以在模式信号PCG_C0N被激活时选择第二信号2STEP_PC，以及在模式信号PCG_C0N被去激活时选择接地电压。
[0038]当第一模式被设置时，控制信号驱动单元240可以在第一信号INT_PCGSEL和第二信号2STEP_PCG 二者被激活时将控制信号PCG驱动至预激活电平，以及在第一信号INT_PCGSEL被激活而第二信号2STEP_PCG被去激活时将控制信号PCG驱动至激活电平。控制信号驱动单元240可以在第一信号INT_PCGSEL被去激活时将控制信号PCG驱动至非激活电平。当第二模式被设置时，控制信号驱动单元240可以在信号PCGSEL被激活时将控制信号PCG驱动至激活电平，以及在信号PCGSEL被去激活时将控制信号PCG驱动至非激活电平。
[0039]控制信号驱动单元240可以包括激活电压发生器241和信号驱动器242。激活电压发生器241可以产生激活电压VSRCl至VSRC3，所述激活电压VSRCl至VSRC3在第二信号2STEP_PCG被去激活时具有激活电平，以及在第二信号2STEP_PCG被激活时具有预激活电平。激活电压VSRCl至VSRC3可以在第二信号2STEP_PCG被去激活时具有激活电平，以及在第二信号2STEP_PCG被激活时具有比激活电平低预定电平的不同的预激活电平。
[0040]例如，当激活电压VSRCl、VSRC2和VSRC3的激活电平被分别设置为IV、2V和3V并且预定电平被设置为0.5V时，激活电压发生器241可以在第二信号2STEP_PCG被去激活时产生IV的激活电压VSRCl、2V的激活电压VSRC2和3V的激活电压VSRC3，以及在第二信号2STEP_PCG被激活时产生0.5V(lV-0.5V)的激活电压VSRCl、1.5V(2V~0.5V)的激活电压VSRC2 和 2.5V(3V-0.5V)的激活电压 VSRC3。
[0041]当第一模式被设置时，信号驱动器242可以在第一信号INT_PCGSEL被去激活时将控制信号PCG驱动至具有非激活电平(例如，接地电压电平)的去激活电压(例如，接地电压)，以及在第一信号INT_PCGSEL被激活时将控制信号PCG驱动至从激活电压VSRCl至VSRC3中选择的激活电压。当操作信号0P〈1: 3>的对应的操作信号被激活时，激活电压VSRCl至VSRC3中的每个可以被选中。例如，当操作信号0P〈1>被激活时，激活电压VSRCl可以被选中，当操作信号0P〈2>被激活时，激活电压VSRC2可以被选中，以及当操作信号0P〈3>被激活时，激活电压VSRC3可以被选中。图2图示了其中产生三种类型的激活电压的示例。然而，根据设计，可以产生一种或更多种类型的激活电压。
[0042]当第二模式被设置时，信号驱动器242可以在信号PCGSEL被去激活时将控制信号PCG驱动至去激活电压，以及在信号PCGSEL被激活时将控制信号PCG驱动至激活电压。
[0043]图3是用于描述图1的控制信号发生电路的操作的时序图。
[0044]参照图3，使用信号CNTEN、信号RISERANGE、第一信号INT_PCGSEL、第二信号2STEP_PCG和控制信号PCG的波形来描述控制信号发生电路的操作。
[0045]当信号CNTEN被激活时，计数单元210可以产生计数信息CNT〈0:M>。在其中信号CNTEN和信号RISERANGE 二者被激活的第一时段ENl的起始点处，第二信号2STEP_PCG可以被激活。在第一时段ENl期间，第一信号INT_PCGSEL可以当在第一时间点Tl处计数信息CNT<0:M>的值大于或等于第一上升信息RISE1〈0:M>时被激活，以及第二信号2STEP_PCG可以当在第二时间点T2处计数信息CNT〈0:M>的值大于或等于第二上升信息RISE2〈0:M>时被去激活。
[0046]在其中信号RISERANGE被去激活而信号CNTEN被激活的第二时段EN2期间，第二信号2STEP_PCG可以当在第三时间点T3处计数信息CNT〈0:M>的值大于或等于第二下降信息FALL2〈0:M>时被激活，以及第一信号INT_PCGSEL和第二信号2STEP_PCG可以当在第四时间点T4处计数信息CNT〈0:M>大于或等于第一下降信息FALLKO:M>时被去激活。
[0047]控制信号PCG可以在第一时间点Tl处从非激活电平INACT_LV被预激活为预激活电平PRE_ACT_LV，在第二时间点T2处从预激活电平PRE_ACT_LV被激活为激活电平ACT_LV,在第三时间点T3处从激活电平ACT_LV被预去激活为预激活电平PRE_ACT_LV，以及在第四时间点T4处从预激活电平PRE_ACT_LV被去激活为非激活电平INACT_LV。
[0048]图4是图示3D非易失性存储器件的结构的透视图。为了方便起见，在图4中未图示层间电介质层。
[0049]参照图4，3D非易失性存储器件可以包括掩埋在管栅PG中的管道沟道PCH、源极侧半沟道SCH和漏极侧半沟道DCH。源极侧半沟道SCH和漏极侧半沟道DCH可以连接至管道沟道PCH。源极侧半沟道SCH、管道沟道PCH和漏极侧半沟道DCH可以形成一个完整的沟道CH0
[0050]存储器件还可以包括源极侧字线S_WL和漏极侧字线D_WL。源极侧字线S_WL可以在围绕源极侧半沟道SCH的同时层叠，漏极侧字线D_WL可以在围绕漏极侧半沟道DCH的同时层叠。源极侧字线S_WL和漏极侧字线D_WL可以平行于第一方向Ι-Γ延伸。此外，源极选择线SSL可以形成在源极侧字线S_WL之上，漏极选择线DSL可以形成在漏极侧字线D_WL之上。
[0051]串ST的沿第二方向ΙΙ-ΙΓ邻近的源极侧沟道SCH可以连接至一个源极线SL，且串ST的沿第二方向ΙΙ-ΙΓ延伸的漏极侧沟道DCH可以连接至一个位线BL。
[0052]图5图示根据本发明的实施例的非易失性存储器件的电路图。图5图示了包括源极侧半沟道SCH、管道沟道PCH和漏极侧半沟道DCH的一个串。
[0053]参照图5，漏极侧半沟道DCH可以包括存储单元MO至M3和漏极选择晶体管DST。存储单元MO至M3中的每个可以用包括浮栅的晶体管来实施。管道沟道PCH可以包括管道晶体管PT。源极侧半沟道SCH可以包括存储单元M4至M7和源极选择晶体管SST。存储单元M4至M7中的每个可以用包括浮栅的晶体管来实施。
[0054]在上述实施例中，字线WLO至WL7的数量被设置为8，以及包括在一个串中的存储单元MO至M7的数量被设置为8。然而，这仅是示例，且包括在一个串中的字线的数量和存储单元的数量可以是32或64等。
[0055]管道晶体管PT可以由通过管道控制信号发生单元510产生的管道控制信号PCG来控制。图5的管道控制信号发生单元510可以对应于图1的控制信号发生电路。在管道晶体管PT与管道控制信号发生单元510之间，控制信号传输线可以将管道控制信号发生单元510耦接至管道晶体管PT的栅极，并且将管道控制信号PCG从管道控制信号发生单元510传输至管道晶体管PT的栅极。
[0056]与漏极侧半沟道DCH相对应的第一半串HSTl可以包括串联耦接在管道晶体管PT与位线BL之间的漏极选择线DSL和多个存储单元MO至M3。与源极侧半沟道SCH相对应的第二半串HST2可以包括串联耦接在管道晶体管PT与源极线SL之间的源极选择线SSL和多个存储单元M4至M7。管道晶体管PT、第一半串HSTl和第二半串HST2形成U形3D完整串O
[0057]当第一模式被设置时，在读取操作或验证操作期间，管道控制信号发生单元510可以在由第一上升信息RISE1〈0:M>和第二上升信息RISE2〈0:M>设置的时间点处通过两步来激活管道控制信号PCG，以及在由第一下降信息FALL1〈0:M>和第二下降信息FALL2〈0:M>设置的时间点处通过两步来去激活管道控制信号PCG。在下文中，非易失性存储器件的编程操作、验证操作、擦除操作和读取操作将被描述如下。
[0058][编程操作]
[0059]在下文中，用于编程存储单元MO的编程操作将作为示例。在编程操作期间，可以根据编程数据的逻辑值来将电源电压或接地电压施加至位线BL。可以将电源电压施加至漏极选择线DSL和源极线SL，可以将用于导通存储单元的通过电压施加至未选中字线WLl至WL7，可以将与大于或等于15V的高压相对应的编程电压施加至选中字线WL0，以及可以将接地电压施加至源极选择线SSL。存储单元MO可以在位线BL的电压是接地电压时被编程，而在位线BL的电压是电源电压时不被编程。此外，可以将通过电压施加至管道晶体管PT。
[0060][擦除操作]
[0061]在擦除操作期间，可以将与15V的高压相对应的擦除电压施加至位线BL和源极线SL。此时，可以将具有比擦除电压低的电平的高压施加至漏极选择线DSL和源极选择线SSL，以及可以将擦除电压施加至管道晶体管PT。此外，可以将接地电压施加至字线WLO至WL7。然后，当在漏极选择晶体管DST和源极选择晶体管SST中发生栅极诱导漏极泄漏(GIDL，Gate Induced Drain Leakage)时，空穴可以被注入至沟道。结果，存储单元MO至M7的数据可以被擦除。
[0062][读取操作或验证操作]
[0063]读取操作是响应于读取命令来输出选中存储单元的数据，验证操作是输出选中存储单元的数据以验证该选中存储单元是否被适当地编程。因此，在读取操作和验证操作期间，可以将类似的电压施加至位线BL、源极线SL、选中字线和未选中字线。在下文中，当存储单元MO被读取或验证时的读取操作或验证操作将作为示例。
[0064]可以将例如IV的预定预充电电压施加至位线BL，以及可以将接地电压施加至源极线SL。此外，可以将能够导通对应晶体管的选择电压施加至漏极选择线DSL和源极选择线SSL。此外，可以将用于检查选中存储单元的阈值电压是否高于预定电平的读取电压或验证电压施加至选中字线WL0，以及可以将通过电压施加至未选中字线WLl至WL7和管道晶体管PT。当存储单元MO的阈值电压低于读取电压或验证电压时，通过包括存储单元MO的串ST可以形成电流路径。当存储单元MO的阈值电压大于或等于读取电压或验证电压时，通过包括存储单元MO的串ST不会形成电流路径。因此，可以检测到位线BL的电压降或从位线BL流向源极线SL的电流，以确定存储单元MO的数据值。
[0065]当编程操作或擦除操作被执行时，管道控制信号PCG可以通过一步来从接地电压激活为通过电压或擦除电压，或者通过一步来从通过电压或擦除电压去激活为接地电压。然而，在读取操作或验证操作期间，管道控制信号PCG可以通过两步来从接地电压激活为通过电压，或者通过两步来从通过电压去激活为接地电压。以下将参照图6来详细描述管道控制信号PCG。
[0066]图6是用于描述图5中所示的非易失性存储器件的管道控制信号发生单元510的操作的时序图。
[0067]参照图6，使用信号CNTEN、信号RISERANGE、第一信号INT_PCGSEL、第二信号2STEP_PCG和控制信号PCG的波形来描述管道控制信号发生单元510的操作。在图6中，附图标记“UNSELWL”表示未选中字线WLl至WL7的电压波形，附图标记“SELWL”表示选中字线WLO的电压波形。
[0068]信号CNTEN可以在使能时段ENl和禁止时段EN2期间被激活，以及信号RISERANGE可以在使能时段ENl期间被激活。使能时段ENl可以对应于第一时段，禁止时段EN2可以对应于第二时段。使能时段ENl可以指示被设置为在读取操作或验证操作期间激活管道控制信号PCG的时段，禁止时段EN2可以指示被设置为在读取操作或验证操作期间去激活管道控制信号PCG的时段。使能时段ENl可以在未选中字线UNSELWL和选中字线SELWL被使能之前和之后持续若干微秒(μ s)，禁止时段ΕΝ2可以在未选中字线UNSELWL和选中字线SELffL被禁止之前和之后持续若干微秒(μ s)。
[0069]在其中信号CNTEN和信号RISERANGE 二者被激活的使能时段ENl的起始点处，第二信号2STEP_PCG可以被激活。在使能时段ENl期间，第一信号INT_PCGSEL可以当在第一时间点Tl处计数信息CNT〈0:M>的值大于或等于第一上升信息RISE1〈0:M>时被激活，以及第二信号2STEP_PCG可以当在第二时间点T2处计数信息CNT〈0:M>的值大于或等于第二上升信息RISE2〈0:M>时被去激活。
[0070]在禁止时段EN2期间，第二信号2STEP_PCG可以当在第三时间点T3处计数信息CNT<0:M>的值大于或等于第二下降信息FALL2〈0:M>时被激活，以及第一信号INT_PCGSEL和第二信号2STEP_PCG可以当在第四时间点T4处计数信息CNT〈0:M>的值大于或等于第一下降信息FALL1〈0:M>时被去激活。
[0071]未选中字线UNSELWL可以在读取操作或验证操作期间的预定时间点处被激活至通过电压Vpass，以及在读取操作或验证操作完成之后的预定时间点处被去激活至接地电压。选中字线SELWL可以在读取操作或验证操作期间的预定时间点处被激活至读取电压Vread或验证电压Vverify，以及在读取操作或验证操作完成之后的预定时间点处被去激活至接地电压。
[0072]控制信号PCG可以在第一时间点Tl处从非激活电平INACT_LV预激活为预激活电平PRE_ACT_LV，在第二时间点T2处从预激活电平PRE_ACT_LV激活为激活电平ACT_LV，在第三时间点T3处从激活电平ACT_LV预去激活为预激活电平PRE_ACT_LV，以及在第四时间点T4处从预激活电平PRE_ACT_LV去激活为非激活电平INACT_LV。激活电平ACT_LV可以对应于通过电压Vpass的电平，预激活电平PRE_ACT_LV可以对应于通过从激活电平ACT_LV减去预定电平而获得的电平，以及非激活电平INACT_LV可以对应于接地电压电平。
[0073]参照图5，管道控制信号PCG可以在未选中字线UNSELWL和选中字线SELWL被使能之前被预激活，以及在未选中字线UNSELWL和选中字线SELWL被禁止之前被预去激活。在图4的3D非易失性存储器件中，字线WLO至WL7与控制信号PCG经由其传输的控制信号传输线之间的距离可以不同。由于字线WLO至WL7与控制信号PCG经由其传输的控制信号传输线之间的负载差异，在信号之间可能发生时序失配。图5的非易失性存储器件可以选择性地控制管道控制信号PCG被预激活、被激活、被预去激活和被去激活的时间点，从而使信号之间的时序失配最小化。
[0074]以供参考，在对非易失性存储器件执行测试操作之后，信息片段RISE1〈0:M>、RISE2〈0:M>、FALLKO:M>和FALL2〈0:M>可以被设置为这样的值，即在该值处控制信号PCG的时序与被传输至各个字线的信号的时序基于测试结果而可靠地匹配。
[0075]根据本发明的实施例，控制信号发生电路可以通过两步来激活用于控制非易失性存储器件的耦接半串的晶体管的信号，从而使因线负载而导致的信号之间的时序失配的影响最小化。
[0076]控制信号发生电路可以以两步来激活或去激活控制信号，并且选择性地控制激活点或去激活点。
[0077]虽然出于说明的目的已经描述了各种实施例，但是对于本领域技术人员将明显的是，在不脱离如所附权利要求限定的本发明的精神和范围的情况下，可以做出各种改变和变型。
[0078]通过以上实施例可以看出，本发明提供以下技术方案。
[0079]技术方案1.一种控制信号发生电路，包括:
[0080]计数单元，适用于在第一时段和第二时段期间通过对时钟计数来产生计数信息；
[0081]第一信号发生单元，适用于:在第一时段期间当计数信息大于或等于第一上升信息时激活第一信号，以及在第二时段期间当计数信息大于或等于第一下降信息时去激活第一信号;
[0082]第二信号发生单元，适用于:在第一时段的起始点处激活第二信号，在第一时段期间当计数信息大于或等于第二上升信息时去激活第二信号，以及在第二时段期间当计数信息大于或等于第二下降信息时激活第二信号以及当计数信息大于或等于第一下降信息时去激活第二信号；以及
[0083]控制信号驱动单元，适用于:当第一模式被设置时，在第一信号和第二信号被激活时将控制信号驱动至预激活电平，以及在第一信号被激活而第二信号被去激活时将控制信号驱动至比预激活电平高的激活电平。
[0084]技术方案2.如技术方案I所述的控制信号发生电路，其中，第二上升信息大于第一上升信息，并且第一下降信息大于第二下降信息。
[0085]技术方案3.如技术方案I所述的控制信号发生电路，其中，计数单元在除了第一时段和第二时段之外的时段期间被禁止。
[0086]技术方案4.如技术方案I所述的控制信号发生电路，其中，控制信号驱动单元在第一信号被去激活时将控制信号驱动至非激活电平。
[0087]技术方案5.如技术方案I所述的控制信号发生电路，其中，控制信号驱动单元包括:
[0088]激活电压发生器，适用于产生激活电压，所述激活电压在第二信号被去激活时具有激活电平，且在第二信号被激活时具有预激活电平；以及
[0089]信号驱动器，适用于在第一信号被去激活时将控制信号驱动至具有非激活电平的去激活电压，以及在第一信号被激活时将控制信号驱动至激活电压。
[0090]技术方案6.如技术方案I所述的控制信号发生电路，其中，第一上升信息的值、第二上升信息的值、第一下降信息的值和第二下降信息的值基于测试结果来调节。
[0091]技术方案7.如技术方案4所述的控制信号发生电路，其中，当第二模式被设置时，控制信号驱动单元在第三信号被激活时将控制信号驱动至激活电平，以及在第三信号被去激活时将控制信号驱动至非激活电平。
[0092]技术方案8.—种非易失性存储器件，包括:
[0093]管道晶体管，所述管道晶体管响应于管道控制信号来控制；
[0094]第一半串，包括串联耦接在位线与管道晶体管之间的多个第一存储单元；
[0095]第二半串，包括串联耦接在源极线与管道晶体管之间的多个第二存储单元；以及
[0096]管道控制信号发生单元，适用于:当第一模式被设置时，在读取操作或验证操作期间，在由第一上升信息和第二上升信息设置的时间点处通过两步来激活管道控制信号以及在由第一下降信息和第二下降信息设置的时间点处通过两步来去激活管道控制信号。
[0097]技术方案9.如技术方案8所述的非易失性存储器件，其中，管道控制信号发生单元在由第一上升信息设置的时间点处将管道控制信号驱动至预激活电平，在由第二上升信息设置的时间点处将管道控制信号驱动至激活电平，在由第二下降信息设置的时间点处将管道控制信号驱动至预激活电平，以及在由第一下降信息设置的时间点处将管道控制信号驱动至非激活电平。
[0098]技术方案10.如技术方案9所述的非易失性存储器件，其中，第二上升信息大于第一上升信息，以及第一下降信息大于第二下降信息。
[0099]技术方案11.如技术方案9所述的非易失性存储器件，其中，第一上升信息的值、第二上升信息的值、第一下降信息的值和第二下降信息的值基于测试结果来调节。
[0100]技术方案12.如技术方案8所述的非易失性存储器件，其中，当第二模式被设置时，在读取操作或验证操作期间，管道控制信号发生单元通过一步来激活管道控制信号以及通过一步来去激活管道控制信号。
[0101]技术方案13.如技术方案8所述的非易失性存储器件，还包括:
[0102]多个第一字线，耦接至对应的第一存储单元，并且垂直地层叠在位线与管道晶体管之间；以及
[0103]多个第二字线，耦接至对应的第二存储单元，并且垂直地层叠在源极线与管道晶体管之间。
[0104]技术方案14.如技术方案13所述的非易失性存储器件，其中，管道晶体管、第一半串和第二半串形成U形3D完整串。
[0105]技术方案15.如技术方案8所述的非易失性存储器件，其中，激活电平是通过电压电平，预激活电平低于通过电压电平，以及非激活电平是接地电压电平。
[0106]技术方案16.如技术方案8所述的非易失性存储器件，其中，管道控制信号发生单元在编程操作期间通过一步来将管道控制信号激活至通过电压电平，以及在擦除操作期间通过一步来将管道控制信号激活至擦除电压电平。
[0107]技术方案17.如技术方案8所述的非易失性存储器件，其中，当第一模式被设置时，管道控制信号发生单元在使能时段期间在由第一上升信息和第二上升信息设置的时间点处通过两步来激活管道控制信号，以及在禁止时段期间在由第一下降信息和第二下降信息设置的时间点处通过两步来去激活管道控制信号，以及
[0108]当第二模式被设置时，管道控制信号发生单元在使能时段的预定时间点处激活管道控制信号，以及在禁止时段的预定时间点处去激活管道控制信号。
[0109]技术方案18.如技术方案8所述的非易失性存储器件，还包括:
[0110]控制信号传输线，适用于:将管道控制信号发生单元耦接至管道晶体管的栅极，以及将管道控制信号传输至管道晶体管的栅极。
[0111]技术方案19.一种控制信号发生电路，包括:
[0112]储存单元，适用于储存第一上升信息、第二上升信息、第一下降信息和第二下降信息；以及
[0113]控制信号发生单元，适用于:当第一模式被设置时，在由第一上升信息设置的第一时间点处预激活控制信号，在由第二上升信息设置的第二时间点处激活控制信号，在由第二下降信息设置的第三时间点处预去激活控制信号，以及在由第一下降信息设置的第四时间点处去激活控制信号。
[0114]技术方案20.如技术方案19所述的控制信号发生电路，其中，控制信号发生单元在第一时间点处将控制信号预激活为预激活电平，在第二时间点处将控制信号激活为比预激活电平高的激活电平，在第三时间点处将控制信号预去激活为预激活电平，以及在第四时间点处将控制信号去激活为比预激活电平低的非激活电平。
[0115]技术方案21.如技术方案19所述的控制信号发生电路，其中，控制信号发生单元通过将通过对时钟计数而获得的计数信息与第一上升信息进行比较来设置第一时间点，通过将计数信息与第二上升信息进行比较来设置第二时间点，通过将计数信息与第二下降信息进行比较来设置第三时间点，以及通过将计数信息与第一下降信息进行比较来设置第四时间点。
[0116]技术方案22.如技术方案19所述的控制信号发生电路，其中，第一上升信息的值、第二上升信息的值、第一下降信息的值和第二下降信息的值基于测试结果来调节。
[0117]技术方案23.如技术方案19所述的控制信号发生电路，其中，当第二模式被设置时，控制信号发生单元在预定时间点处激活控制信号，以及在预定时间点处去激活控制信号，而不预激活和预去激活控制信号。
【主权项】
1.一种控制信号发生电路，包括: 计数单元，适用于在第一时段和第二时段期间通过对时钟计数来产生计数信息； 第一信号发生单元，适用于:在第一时段期间当计数信息大于或等于第一上升信息时激活第一信号，以及在第二时段期间当计数信息大于或等于第一下降信息时去激活第一信号; 第二信号发生单元，适用于:在第一时段的起始点处激活第二信号，在第一时段期间当计数信息大于或等于第二上升信息时去激活第二信号，以及在第二时段期间当计数信息大于或等于第二下降信息时激活第二信号以及当计数信息大于或等于第一下降信息时去激活第二信号；以及 控制信号驱动单元，适用于:当第一模式被设置时，在第一信号和第二信号被激活时将控制信号驱动至预激活电平，以及在第一信号被激活而第二信号被去激活时将控制信号驱动至比预激活电平高的激活电平。2.如权利要求1所述的控制信号发生电路，其中，第二上升信息大于第一上升信息，并且第一下降信息大于第二下降信息。3.如权利要求1所述的控制信号发生电路，其中，计数单元在除了第一时段和第二时段之外的时段期间被禁止。4.如权利要求1所述的控制信号发生电路，其中，控制信号驱动单元在第一信号被去激活时将控制信号驱动至非激活电平。5.如权利要求1所述的控制信号发生电路，其中，控制信号驱动单元包括: 激活电压发生器，适用于产生激活电压，所述激活电压在第二信号被去激活时具有激活电平，且在第二信号被激活时具有预激活电平；以及 信号驱动器，适用于在第一信号被去激活时将控制信号驱动至具有非激活电平的去激活电压，以及在第一信号被激活时将控制信号驱动至激活电压。6.如权利要求1所述的控制信号发生电路，其中，第一上升信息的值、第二上升信息的值、第一下降信息的值和第二下降信息的值基于测试结果来调节。7.如权利要求4所述的控制信号发生电路，其中，当第二模式被设置时，控制信号驱动单元在第三信号被激活时将控制信号驱动至激活电平，以及在第三信号被去激活时将控制信号驱动至非激活电平。8.一种非易失性存储器件，包括: 管道晶体管，所述管道晶体管响应于管道控制信号来控制； 第一半串，包括串联耦接在位线与管道晶体管之间的多个第一存储单元； 第二半串，包括串联耦接在源极线与管道晶体管之间的多个第二存储单元；以及 管道控制信号发生单元，适用于:当第一模式被设置时，在读取操作或验证操作期间，在由第一上升信息和第二上升信息设置的时间点处通过两步来激活管道控制信号以及在由第一下降信息和第二下降信息设置的时间点处通过两步来去激活管道控制信号。9.如权利要求8所述的非易失性存储器件，其中，管道控制信号发生单元在由第一上升信息设置的时间点处将管道控制信号驱动至预激活电平，在由第二上升信息设置的时间点处将管道控制信号驱动至激活电平，在由第二下降信息设置的时间点处将管道控制信号驱动至预激活电平，以及在由第一下降信息设置的时间点处将管道控制信号驱动至非激活电平。10.一种控制信号发生电路，包括: 储存单元，适用于储存第一上升信息、第二上升信息、第一下降信息和第二下降信息；以及 控制信号发生单元，适用于:当第一模式被设置时，在由第一上升信息设置的第一时间点处预激活控制信号，在由第二上升信息设置的第二时间点处激活控制信号，在由第二下降信息设置的第三时间点处预去激活控制信号，以及在由第一下降信息设置的第四时间点处去激活控制信号。
【文档编号】G11C16/34GK106024057SQ201510925448
【公开日】2016年10月12日
【申请日】2015年12月14日
【发明人】金炳烈
【申请人】爱思开海力士有限公司