半导体器件及其操作方法
【专利摘要】一种操作半导体存储器件的方法包括：将编程脉冲施加至多个页中的每个页至少一次；通过初始测试电压来对所述多个页之中的参考页执行预读取操作；通过控制初始测试电压来重复预读取操作，直到预读取操作的结果是通过为止；将预读取操作的结果是通过时的初始测试电压设置为参考测试电压；以及通过利用参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
【专利说明】半导体器件及其操作方法
[0001]相关申请的交叉引用
[0002]本申请要求2015年3月31日提交的申请号为10-2015-0045296的韩国专利申请以及2015年3月31日提交的申请号为10-2015-0045305的韩国专利申请的优先权，其全部公开内容通过引用整体合并于此。
技术领域
[0003]各种示例性实施例总体涉及一种电子器件，更具体地，涉及一种半导体器件及其操作方法。
【背景技术】
[0004]半导体存储器件由半导体(诸如，硅(Si)、锗(Ge)、砷化镓(GaAs)或磷化铟(InP))制成。半导体存储器件被分类为易失性存储器件和非易失性存储器件。
[0005]易失性存储器件在无恒定电源的情况下丢失储存的数据。易失性存储器件的示例包括静态RAM(SRAM)、动态RAM(DRAM)和同步DRAM(SDRAM)。非易失性存储器件在有或无恒定电源的情况下可以保持储存的数据。非易失性存储器件的示例包括只读存储器(R0M)、掩模ROM(MROM)、可编程ROM(PROM)、可擦除可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、快闪存储器、相变随机存取存储器(PRAM )、磁性RAM (MRAM )、电阻式RAM (RRAM)和铁电RAM(FRAM)。快闪存储器可以被分类为或非(NOR)型存储器和与非“NAND”型存储器。
【发明内容】
[0006]各种实施例针对一种具有改善的可靠性的半导体存储器件。
[0007]根据实施例，一种操作半导体存储器件的方法可以包括:将编程脉冲施加至多个页中的每个页至少一次;通过初始测试电压来对所述多个页之中的参考页执行预读取操作;通过控制初始测试电压来重复预读取操作，直到预读取操作的结果是通过为止;将预读取操作的结果是通过时的初始测试电压设置为参考测试电压；以及通过利用参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
[0008]根据另一个实施例，一种半导体存储器件可以包括:存储单元阵列，存储单元阵列包括多个存储块，每个存储块包括多个页；以及外围电路，适用于通过初始测试电压来对所述多个页之中的参考页执行预读取操作，其中，外围电路通过控制初始测试电压来重复预读取操作，直到预读取操作的结果是通过为止，以及其中，外围电路还将预读取操作的结果是通过时的初始测试电压设置为参考测试电压，以及通过利用参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
[0009]根据另一个实施例，一种操作半导体存储器件的方法，所述半导体存储器件包括耦接至多个页的多个页，所述方法可以包括:通过利用使用确定验证电压的递增阶跃脉冲编程(ISPP)方法来对所述多个页中的每个页执行编程操作;通过多个字线来将额外编程脉冲提供至所述多个页至少一次；以及通过利用比验证电压大确定电压量的参考测试电压对所述多个页执行读取操作来从所述多个页中检测缺陷页。
[0010]根据另一个实施例，一种半导体存储器件可以包括:存储单元阵列，存储单元阵列包括多个存储块，每个存储块包括耦接至多个字线中的每个字线的多个页；以及外围电路，适用于对所述多个页中的每个页执行编程操作，其中，在编程操作期间，外围电路对选中页执行编程操作，通过将验证电压施加至选中页的字线来验证编程操作的结果是否为通过，以及重复编程和验证直到编程操作的结果是通过为止，以及其中，外围电路还通过将额外编程脉冲施加至所述多个字线至少一次来增大包括在所述多个页中的存储单元的阈值电压，以及通过利用比验证电压大确定电压量的参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
【附图说明】
[0011]图1是图示多个页中的每个页中包括的存储单元的阈值电压分布；
[0012]图2是图示根据实施例的半导体存储器件的框图；
[0013]图3是示例图2中所示的多个存储块中的一个存储块的电路图；
[0014]图4是图示包括在图2中所示的存储块中的页的示意图；
[0015]图5是图示根据实施例的半导体存储器件的测试操作的流程图；
[0016]图6是图示图5的步骤S120的流程图；
[0017]图7是图示控制初始测试电压的示例的阈值电压分布；
[0018]图8是图示多个页中的每个页中包括的存储单元的阈值电压分布；
[0019]图9是图示图5的步骤S130的示例的流程图；
[0020]图10是图示图5的步骤S130的另一个示例的流程图；
[0021]图11是图示图2中所示的页缓冲器中的一个页缓冲器的框图；
[0022]图12是图示图10和图11中所示的页缓冲器的操作的事务流程；
[0023]图13是图示图5的步骤S130的另一个示例的流程图；
[0024]图14是图示图1中所示的存储单元阵列的框图；
[0025 ]图15是图示图14中所示的存储块中的一个存储块的示例的电路图；
[0026]图16是图示图14中所示的存储块中的一个存储块的另一个示例的电路图；
[0027]图17是图示包括在图15中所示的存储块中的页的示意框图；
[0028]图18是图示根据另一个实施例的半导体存储器件的测试操作的流程图；
[0029]图19是图示对选中存储块的单个单元串组的页的编程操作的流程图；
[0030]图20是图示图18中的步骤S510和步骤S520的电压施加图；
[0031]图21是图示图18中的步骤S510和步骤S520的示例的阈值电压分布；以及
[0032]图22是图示图18中的步骤S510和步骤S520的另一个示例的阈值电压分布。
【具体实施方式】
[0033]在下文中，将参照附图来详细地描述本公开的各种实施例。为了简单起见，以下将仅描述用于理解本公开的操作的内容，而将省略其余内容以避免不必要地模糊主旨。本领域技术人员可以参照以下的详细描述来以其他各种方式实施本发明。
[0034]贯穿本公开，在本发明的各种附图和实施例中附图标记直接对应于相同编号的部分。还要注意的是，在该说明书中，“连接/耦接”不仅指一个组件直接耦接另一个组件，还指通过中间组件来间接耦接另一个组件。另外，只要未规定，则单数形式可以包括复数形式，反之亦然。
[0035]图1是图示多个页中的每个页中包括的存储单元的阈值电压分布。在图1中，横轴指阈值电压，而纵轴指存储单元的数量。
[0036]假设在多个页的存储单元具有擦除状态E时将高电压编程脉冲施加至多个页中的每个页，则对应的存储单元的阈值电压可以增加。
[0037]大部分页可以包括类似的电压分布Dl至D3。例如，多个页中的一些页可以具有第一电压分布Dl，其他页可以具有第二电压分布D2，而另一些页可以具有第三电压分布D3。
[0038]另一方面，预定页可以具有较低的电压分布D4。预定页中的对应的存储单元可以是慢单元(slow cell)。即使在相同的编程脉冲被施加至慢单元时，慢单元也可以具有低阈值电压。慢单元可能因各种原因而出现。例如，由于字线中的缺陷而对应的字线不能正常地传送编程脉冲。再例如，在对应的字线与邻近于其的字线之间可以形成桥接(bridge)。缺陷可以是工艺缺陷和在制造之后出现的缺陷二者。
[0039]慢单元可以降低半导体存储器件的可靠性。在编程期间，即使当编程脉冲被持续地施加至其时，慢单元也不能具有期望的阈值电压。结果，半导体存储器件的速度和可靠性可能因慢单元而降低。
[0040]图2是图示根据实施例的半导体存储器件50的框图。
[0041]参照图2，半导体存储器件50可以包括存储单元阵列100和外围电路110。
[0042]存储单元阵列100可以包括多个存储块BLKl至BLKz。存储块BLKl至BLKz可以通过行线RL耦接至地址解码器120以及通过位线BLl至BLm耦接至读写电路140。存储块BLKl至BLKz中的每个可以包括多个存储单元。根据实施例，多个存储单元可以是非易失性存储单
J L ο
[0043]外围电路110可以包括地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150、控制逻辑160和检测器170。
[0044]地址解码器120可以通过行线RL耦接至存储单元阵列100。地址解码器120可以被配置为响应于控制逻辑160的控制来操作。
[0045]地址解码器120可以接收地址ADDR。在读取期间，地址ADDR可以包括块地址和行地址。
[0046]地址解码器120可以被配置为解码来自接收到的地址ADDR的块地址。地址解码器120可以根据解码的块地址来选择存储块BLKI至BLKz中的一个存储块。
[0047]地址解码器120可以被配置为解码来自接收到的地址ADDR的行地址。地址解码器120可以根据解码的行地址来将从电压发生器130提供的电压施加至行线RL以选择选中存储块中的一个字线。
[0048]根据实施例，地址解码器120可以包括地址缓冲器、块解码器和行解码器。
[0049]电压发生器130可以被配置为通过使用被供应至半导体存储器件50的外部电源电压来产生多个电压。电压发生器130可以响应于控制逻辑160来操作。
[0050]根据实施例，电压发生器130可以通过调节外部电源电压来产生内部电源电压。由电压发生器130产生的内部电源电压可以用作半导体存储器件50的操作电压。
[0051]根据实施例，电压发生器130可以通过使用外部电源电压或内部电源电压来产生多个电压。例如，电压发生器130可以包括接收内部电源电压的多个栗电容器，并响应于控制逻辑160的控制而通过选择性地激活多个栗电容器来产生多个电压。产生的电压可以通过地址解码器120来施加至字线。
[0052]读写电路140可以包括第一页缓冲器PBl至第m页缓冲器PBm。第一页缓冲器PBl至第m页缓冲器PBm可以分别通过第一位线BLl至第m位线BLm耦接至存储单元阵列100。第一页缓冲器PBl至第m页缓冲器PBm可以响应于控制逻辑160的控制来操作。
[0053]第一页缓冲器PBl至第m页缓冲器PBm可以与数据输入/输出电路150交流数据DATA。在读取期间，第一页缓冲器PBl至第m页缓冲器PBm可以分别通过位线BLl至BLm而从耦接至选中字线的存储单元读取数据。读取的数据DATA可以通过数据线DL被输出至数据输入/输出电路150或至检测器170。在编程期间，第一页缓冲器PBl至第m页缓冲器PBm可以通过数据线DL而从数据输入/输出电路150接收要被编程的数据DATA。第一页缓冲器PBl至第m页缓冲器PBm可以分别通过位线BLl至BLm而用要被编程的数据DATA来编程耦接至选中字线的存储单元。
[0054]根据实施例，读写电路140可以包括列选择电路。
[0055]数据输入/输出电路150可以通过数据线DL耦接至第一页缓冲器PBl至第m页缓冲器PBm。数据输入/输出电路150可以响应于控制逻辑160的控制来操作。数据输入/输出电路150可以与外部设备交流数据DATA。
[0056]控制逻辑160可以耦接至地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150和检测器170。控制逻辑160可以接收命令CMD。控制逻辑160可以被配置为响应于命令CMD来控制地址解码器120、电压发生器130、读写电路140、数据输入/输出电路150和检测器170。
[0057]根据实施例，控制逻辑160可以控制外围电路110来执行测试操作。根据实施例，控制逻辑160可以响应于命令CMD来控制测试操作。测试操作可以包括被执行以确定参考测试电压的预读取操作以及使用确定的参考测试电压来执行以检测缺陷页的多个读取操作。控制逻辑160可以控制外围电路110来对选中存储块的参考页执行预读取操作以确定参考测试电压。随后，控制逻辑160可以控制外围电路110来根据参考测试电压对选中存储块的多个页执行多个读取操作以检测缺陷页。这将参照图5来详细描述。
[0058]检测器170可以确定从第一页缓冲器PBl至第m页缓冲器PBm接收到的数据中的故障位的数量并将确定的故障位数量输出至控制逻辑160作为错误值ER。例如，故障位可以被定义为具有逻辑值“I”的数据位，而通过位(pass bit)可以被定义为具有逻辑值“O”的数据位。控制逻辑160可以根据接收到的错误值ER来检测缺陷页。
[0059]根据实施例，控制逻辑160可以将包括缺陷页的存储块定义为坏区(badreg1n)。坏区可以由多个存储块BLKI至BLKz之中的冗余存储块来取代。
[0060]根据实施例，控制逻辑160可以将缺陷页定义为坏区。坏区可以由包括在对应的存储块中的页之中的冗余页来取代。
[0061]根据实施例，控制逻辑160可以将关于缺陷页的信息储存在内部寄存器(未图示)中。可以响应于命令CMD来从外部提供储存在寄存器中的信息。
[0062 ]图3是示例图2中所示的多个存储块BLKl至BLKz中的一个存储块(BLKl)的电路图。图4是图示包括在参照图2而描述的存储块BLKI中的页PGI至PGn的示意图。
[0063]参照图2和图3，存储块BLKl可以包括第一单元串CSl至第m单元串CSm。第一单元串CS I至第m单元串CSm可以分别连接至第一位线BLl至第m位线BLm。
[0064]单元串CSl至CSm可以包括源极选择晶体管SST、多个存储单元Ml至Mn和漏极选择晶体管DST。源极选择晶体管SST可以耦接至源极选择线SSL。第一存储单元Ml至第η存储单元Mn可以耦接至第一字线WLl至第η字线WLn。漏极选择晶体管DST可以耦接至漏极选择线DSL。源极选择晶体管SST的源极侧可以耦接至公共源极线CSL。漏极选择晶体管DST的漏极侧可以耦接至位线BLl至BLm。源极选择线SSL、第一字线WLl至第η字线WLn以及漏极选择线DSL可以被包括在参照图2而描述的行线RL中，并且通过地址解码器120来驱动。公共源极线CSL可以由例如控制逻辑160来控制。
[0065]根据实施例，虽然在图3中未示出，但是存储块BLKl还可以连接至至少一个虚设字线并且还包括连接至至少一个虚设字线的存储单元。根据实施例，存储块BLKl可以耦接至两个或更多个漏极选择线，并且可以包括耦接至漏极选择线的漏极选择晶体管。此外，存储块BLKl可以耦接至两个或更多个源极选择线，并且可以包括耦接至源极选择线的源极选择晶体管。
[0066]耦接至单个字线的存储单元可以形成单个页。参照图4，耦接至第一字线WLl的存储单元可以形成第一页PG1，耦接至第二字线WL2的存储单元可以形成第二页PG2，耦接至第三字线WL3的存储单元可以形成第三页PG3，以及耦接至第η字线WLn的存储单元可以形成第η页PGn。换句话说，存储块BLKl可以包括分别与η个字线WLl至WLn相对应的η个页PGl至PGn。
[0067]再次参照图3，在预读取操作和多个读取操作期间，可以对第一位线BLl至第m位线BLm充电。公共源极线CSL可以被维持为接地电压。此外，可以将电源电压施加至源极选择线SSL和漏极选择线DSL以使源极选择晶体管SST和漏极选择晶体管DST导通。可以将具有高电压电平的通过电压Vpass施加至未选中字线(例如，WL1和WL3至WLn)。无论其阈值电压如何，对应的存储单元都可以导通。可以将读取电压Vrd施加至选中字线(例如，WL2)。选中存储单元(例如，M2)可以根据其阈值电压是否大于读取电压Vrd而导通或关断。第一页缓冲器PBl至第m页缓冲器PBm可以感测第一位线BLl至第m位线BLm的电压变化或电流变化以读取选中存储单元的页数据。例如，具有比读取电压Vrd低的阈值电压的存储单元可以被读取为逻辑值“I”，而具有大于或等于读取电压Vrd的阈值电压的存储单元可以被读取为逻辑值“O”。当读取电压Vrd被控制时，从同一存储单元读取的页数据可以改变。页数据可以包括与m个选中存储单元的数量一样多的数据位。
[0068]图5是图示根据实施例的半导体存储器件50的测试操作的流程图。
[0069]参照图2、图3和图5，在步骤SllO处，可以将编程脉冲施加至选中存储块的页PGl至PGn中的每个页至少一次。控制逻辑160可以选择存储块BLKl至BLKz中的每个并且对选中存储块执行测试操作。在执行测试操作之前，选中存储块的存储单元可以具有如图1中所示的擦除状态E。控制逻辑160可以控制电压发生器130来产生具有高电压电平的编程脉冲。产生的编程脉冲可以通过地址解码器120而被传送至选中存储块的字线WLl至WLn。
[0070]当编程脉冲被施加时，包括在页PGl至PGn中的存储单元的阈值电压可以增加。例如，页PGl至PGn中的每个可以包括如图1中所示的第一电压分布Dl至第三电压分布D3中的一个。当PGI至PGn中的一个包括慢单元时，对应的页可以包括第四电压分布D4。
[0071]在步骤S120处，可以对参考页反复执行预读取操作以确定参考测试电压。控制逻辑160可以控制外围电路110来重复对参考页的预读取操作。参考页可以是如图4中所示的选中存储块的多个页PGl至PGn中的一个页。例如，参考页可以通过预定行地址来确定。例如，参考页可以对应于选中存储块中的第一页PG1。例如，参考页可以是选中存储块中的最后页PGn。例如，参考页可以是选中存储块中的第一页PGl至最后页PGn之中的一个页。
[0072]可以通过施加初始测试电压作为读取电压Vrd来对参考页执行每次预读取操作。控制逻辑160可以通过阶段性地控制初始测试电压直到预读取操作的结果被确定为通过为止来执行预读取操作。根据实施例，控制逻辑160可以通过逐渐减少初始测试电压来执行预读取操作。
[0073]在步骤S130处，可以通过使用参考测试电压对页PGl至PGn执行读取操作来检测页PGl至PGn之中的缺陷页。
[0074]可以通过将作为读取电压Vrd的参考测试电压施加至每个页来执行读取操作。可以基于读取的页数据来判断在页PGl至PGn中是否存在缺陷页。通过在从第一页PGl至第η页PGn的方向上顺序地对页执行读取操作，可以判断在第一页PGl至第η页PGn中是否存在缺陷页。
[0075]在步骤S140处，可以将与缺陷页相对应的区域处理为坏区。控制逻辑160可以将包括缺陷页的存储块处理为坏区。控制逻辑160可以用冗余存储块来取代包括缺陷页的存储块。当包括缺陷页的存储块被访问时，对应的冗余存储块可以被访问。
[0076]图6是图示参照图5描述的步骤SI20的流程图。
[0077]参照图2和图6，在步骤S121处，可以通过使用初始测试电压来对参考页执行预读取操作。控制逻辑160可以控制电压发生器130来产生初始测试电压。控制逻辑160可以将与参考页相对应的地址ADDR提供至地址解码器120。来自电压发生器130的初始测试电压可以通过地址解码器120而被施加至参考页。当初始测试电压被施加至参考页时，第一页缓冲器PBl至第m页缓冲器PBm可以从参考页读取页数据。
[0078]在步骤S122处，可以判断预读取操作的结果是否为通过。检测器170可以从第一页缓冲器PBl至第m页缓冲器PBm接收页数据并且确定页数据中的故障位的数量。检测器170可以将确定的故障位数量传送至控制逻辑160。根据实施例，检测器170可以将具有逻辑值“I”的数据位确定为故障位。
[0079]控制逻辑160可以通过将故障位的数量与临界值(critical value)相比较来判断预读取操作的结果是通过还是失败。当故障位的数量大于或等于临界值时，控制逻辑160可以将预读取操作的结果确定为失败。当故障位的数量小于临界值时，控制逻辑160可以将预读取操作的结果确定为通过。
[0080]在步骤S123处，可以控制初始测试电压。根据实施例，控制逻辑160可以将电压发生器130设置为将初始测试电压减少预定电压差dV。随后，可以重复步骤S121和步骤S122直到控制逻辑160确定预读取操作的结果是通过为止。因此，可以在逐渐减小初始测试电压时执行预读取操作。
[0081]在步骤S124处，预读取操作的结果被确定为通过时的初始测试电压可以被设置为参考测试电压。
[0082]图7是图示控制初始测试电压的示例的阈值电压分布。
[0083]参照图7，可以假设参考页具有第二电压分布D2。预定缺省电压可以被设置为第一初始测试电压Vintl。首先，可以使用第一初始测试电压Vintl来执行预读取操作。参考页中的具有比第一初始测试电压Vintl低的阈值电压的存储单元可以被读取为逻辑值“I”。参考页中的具有大于或等于第一初始测试电压Vintl的阈值电压的存储单元可以被读取为逻辑值“O”。当读取的页数据中的具有逻辑值“I”的数据位(S卩，故障位)的数量大于临界值时，可以使用被减少了预定电压差dV的初始测试电压来执行预读取操作。可以重复该预读取操作直到预读取操作的结果被确定为通过为止。第一初始测试电压Vintl可以继续减少并且达到第二初始测试电压Vint2。可以使用第二初始测试电压Vint2来执行预读取操作。当读取的页数据中的故障位的数量小于临界值时，第二初始测试电压Vint2可以被设置为参考测试电压。
[0084]根据实施例，可以额外考虑第二初始测试电压Vint2是否高于预定电压。例如，假设缺陷页被选中作为参考页并且具有第四电压分布D4，随着预读取操作被重复，第一初始测试电压Vintl可以减小至与第四电压分布D4的电压范围中的左尾(left tail)LFT邻近的电压电平。当邻近于左尾LFT的对应的初始测试电压被设置为参考测试电压时，后续的对缺陷页的检测可能丧失其可靠性。因此，可以额外考虑第二初始测试电压Vint2是否高于邻近于第一电压分布Dl至第三电压分布D3的左尾的预定电压。
[0085]通过半导体存储器件50的工艺特性可以改变电压分布Dl至D3。根据每个存储块的电压分布Dl至D3可以因半导体存储器件50的工艺误差而改变。随着半导体存储器件50的编程/擦除循环增加，被频繁执行编程和擦除的存储块可以具有例如比被执行较少编程和擦除的存储块高的电压分布。
[0086]根据实施例，当通过控制初始测试电压而重复预读取操作时，参考测试电压可以被设置为与正常页的电压分布Dl至D3的左尾邻近的电压电平。换句话说，可以基于对应存储块的页的特性来自适应地设置参考测试电压。因此，可以高效地执行后续的使用参考测试电压的对缺陷页的检测。因此，可以提供具有改善可靠性的半导体存储器件50。
[0087]图8是图示包括在多个页的每个页中的存储单元的阈值电压分布。在图8中，横轴指阈值电压，而纵轴指存储单元的数量。
[0088]参照图8，当具有高电压电平的编程脉冲被施加至具有如图1中所示的擦除状态E的存储单元时，一些页可以具有高电压分布D5。对应的存储单元可以是快单元(fastcell)，且即使当相同的编程脉冲被施加至快单元时，快单元也可以具有高阈值电压。第五电压分布D5可以具有比正常页的电压分布Dl至D3高的电压电平。可以理解的是，快单元可能因各种原因而产生。例如，由于半导体存储器件的工艺误差，对应的存储单元可以敏感地受编程脉冲影响。
[0089]快单元可能降低半导体存储器件的可靠性。在编程期间，即使当编程脉冲被施加少量次数时，快单元也可以具有过度增加的阈值电压。过度增加的阈值电压可以降低读取裕度。
[0090]参考测试电压可以被设置为将包括快单元的页检测为缺陷页。可以假设参考页具有第二电压分布D2。预定缺省电压可以被设置为第一初始测试电压Vintl。可以使用第一初始测试电压Vintl来执行预读取操作。参考页中的具有比第一初始测试电压Vintl低的阈值电压的存储单元可以被读取为逻辑值“I”。参考页中的具有大于或等于第一初始测试电压Vintl的阈值电压的存储单元可以被读取为逻辑值“O”。
[0091 ]根据该实施例，具有逻辑值“O”的数据位可以被定义为故障位，而具有逻辑值“I”的数据位可以被定义为通过位。当读取的页数据中的具有逻辑值“O”的数据位(S卩，故障位)大于临界值时，可以使用被增加了预定电压差dV的初始测试电压来执行预读取操作。第一初始测试电压Vintl可以继续增加并且达到第三初始测试电压Vint3。可以使用第三初始测试电压Vint3来执行预读取操作。当读取的页数据中的故障位的数量小于临界值时，第三初始测试电压Vint3可以被设置为参考测试电压。换句话说，预读取操作的结果为通过时的初始测试电压可以被定义为参考测试电压。
[0092]根据实施例，考虑到参考页可以是具有第五电压分布D5的缺陷页，还可以判断第三初始测试电压Vint3是否低于预定电压。例如，可以额外考虑第三初始测试电压Vint3是否低于与第一电压分布Dl至第三电压分布D3的右尾(right tail)邻近的预定电压。
[0093]随后，可以通过使用参考测试电压来对选中存储块的页执行多个读取操作。在每个读取操作期间，在页数据或对比数据(将参照图10和图12来描述)中，具有逻辑值“O”的数据位可以被定义为故障位，而具有逻辑值“I”的数据位可以被定义为通过位。
[0094]图9是图示参照图5而描述的步骤SI30的示例的流程图。
[0095]参照图4和图9，在步骤S131处，可以对第X页PGx执行读取操作以产生第X页数据，其中，X是小于或等于η的自然数。可以通过将参考测试电压施加至第X字线WLx来读取第X页PGx的存储单元的数据。读取的第X页数据可以被储存在参照图2而描述的第一页缓冲器PBl至第m页缓冲器PBm中。
[0096]在步骤S132处，可以判断第X页数据中的故障位的数量是否大于参考值。可以确定第X页数据的数据位之中的具有逻辑值“I”的数据位(即，故障位)的数量。可以将第X页数据从第一页缓冲器PBl至第m页缓冲器PBm提供至检测器170。检测器170可以确定包括在第X页数据中的故障位的数量。确定结果可以作为错误值ER被传送至如参照图2而描述的控制逻辑 160。
[0097]根据另一个实施例，当检测到与参照图8而描述的第五电压分布D5相对应的缺陷页时，可以确定第X页数据的数据位之中的具有逻辑值“O”的数据位(S卩，故障位)的数量。检测器170可以从第一页缓冲器PBl至第m页缓冲器PBm接收第X页数据，并确定第X页数据中的具有逻辑值“O”的数据位的数量。
[0098]在步骤S133处，当错误值ER大于参考值时，可以将第X页确定为缺陷页。参考值可以被事先设置。当错误位ER小于或等于参考值时，可以意味着第X页的存储单元的阈值电压在编程操作期间正常增加。另一方面，当错误值ER大于参考值时，可以意味着第X页的存储单元的阈值电压在编程操作期间未恰当地增加。当对应的存储单元的阈值电压未恰当地增加时，可以意味着编程脉冲由于第X字线WLx中的缺陷而未被正常地传送至对应的存储单
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[0099]根据另一个实施例，当检测到与参照图8而描述的第五电压分布D5相对应的缺陷页时，参考值可以被设置为与缺陷页对应于参照图7而描述的第四电压分布D4时不同的值。当错误值ER小于或等于参考值时，可以意味着第X页的存储单元的阈值电压在编程操作期间正常增加。当错误值ER大于参考值时，第X页的存储单元的阈值电压可能在编程操作期间过度地增加。当对应的存储单元的阈值电压过度地增加时，可以理解的是存储单元由于半导体存储器件的工艺误差而对编程脉冲敏感。
[0100]随后，可以将包括缺陷页的存储块处理为坏区。坏区可以由多个存储块BLl至BLKz之中的冗余存储块取代。当从外部设备接收到与坏区相对应的数据时，对应的数据可以被寻址到冗余存储块。
[0101]根据图9中的实施例，可以以高的操作速度来检测缺陷页。
[0102]图1O是图示参照图5而描述的步骤S130的另一个示例的流程图。
[0103]参照图4和图10，在步骤S200处，可以分别对第X页PGx和第(x+1)页PGx+Ι执行读取操作以产生第X页数据和第(X+1)页数据，其中，X是小于或等于η的自然数。
[0104]在步骤S201处，可以对第X页数据的数据位与第(x+1)页数据的数据位执行或(OR)运算以产生第一对比页。当第X页数据和第(Χ+1)页数据的对应的数据位中的至少一个具有逻辑值“I”(即，故障位)时，第一对比页的每个数据位可以具有逻辑值“I”。
[0105]根据另一个实施例，当检测到与参照图8而描述的第五电压分布D5相对应的缺陷页时，可以对第X页数据的数据位与第(x+1)页数据的数据位执行与(AND)运算。当第X页数据和第(x+1)页数据的对应的数据位中的至少一个具有逻辑值“O”(即，故障位)时，通过与运算获得的数据位中的每个可以具有逻辑值“O”。
[0106]在步骤S202处，可以确定第一对比页的故障位的数量，并且可以根据确定的故障位数量来产生第一错误值。检测器170可以接收第一对比页并且确定包括在第一对比页中的故障位的数量。确定的故障位数量可以作为第一错误值ER而被传送至参照图2而描述的控制逻辑160。
[0107]在步骤S203处，可以对后续页(S卩，第(x+2)页)执行读取以产生第(x+2)页数据。
[0108]在步骤S204处，可以对第(x+1)页数据的数据位与第(x+2)页数据的数据位执行或运算以产生第二对比页。当第(x+1)页数据和第(χ+2)页数据的对应数据位中的至少一个具有逻辑值“I”(即，故障位)时，第二对比页的每个数据位可以具有逻辑值“I”。
[0109]根据另一个实施例，当检测到与参照图8而描述的第五电压分布D5相对应的缺陷页时，可以对第(x+1)页数据的数据位与第(x+2)页数据的数据位执行与运算。被运算的数据位之中的具有逻辑值“O”的数据位可以是故障位。
[0110]在步骤S205处，可以确定第二对比页的故障位的数量，并且可以根据确定的故障位数量来产生第二错误值。检测器170可以接收第二对比页并且将第二对比页中的在一个逻辑值之内的故障位的数量作为第二错误值ER而被传送至参照图2而描述的控制逻辑160。
[0111]在步骤S206处，可以将第二错误值与第一错误值相比较来检测第(x+2)页是否是缺陷页。
[0112]根据实施例，控制逻辑160可以通过将每个错误值除以2来计算平均值。可以理解的是，计算的平均值指两个对应的页数据的故障位数量的平均值。与第一错误值相对应的第一平均值可以指包括在第X页数据和第(x+1)页数据中的故障位数量的平均值。与第二错误值相对应的第二平均值可以指包括在第(x+1)页数据和第(x+2)页数据中的故障位数量的平均值。随后，控制逻辑160可以通过将第二平均值与第一平均值相比较来判断第(x+2)页是否是缺陷页。根据实施例，当第二平均值比第一平均值大整数倍(例如，四倍)时，可以将第(x+2)页确定为缺陷页。
[0113]因此，可以根据页(被连续布置在单个存储块中)的基于页的故障位数量的变化率来检测缺陷页。更具体地，当当前页(例如，第(x+2)页)比先前页(例如，第(χ+l)页)包括多很多的故障位时，可以将当前页确定为缺陷页。当当前页比先前页包括稍多的故障位时，可以不将当前页确定为缺陷页。当当前页比先前页包括多很多的故障位时，可能意味着当前页的存储单元没有正常地对编程脉冲做出反应。例如，与当前页相对应的字线很可能是缺陷字线。根据实施例，可以基于连续布置的页的关于故障位数量的变化率来将当前页确定为缺陷页，使得可以防止产生不期望的坏区。
[0114]存储块中的第一页PGl的特性与第η页PGn的特性可以是不同的。例如，由于第η页PGn比第一页PGl距离读写电路140更远，因此即使当在第一页PGl的存储单元中捕获的电子的数量与在第η页PGn的存储单元中捕获的电子的数量相等时，第η页PGn的阈值电压也可以被读取得比第一页PGl的阈值电压高。例如，该现象可以受各个页与读写电路140之间的位线BLl至BLm的长度的影响。根据参照图10而描述的示例，即使当第一页PGl被确定为包括比参考值稍多的故障位时，第一页PGl也可以不被确定为缺陷页。此外，即使当第η页PGn被确定为包括比参考值稍多的故障位时，第η页PGn也可以被确定为是缺陷页。结果，可以防止对坏区的错误的判断。
[0115]图11是图示图2中所示的页缓冲器PBl至PBm中的一个页缓冲器(PBl)的框图。
[0116]参照图11，第一页缓冲器PBl可以包括感测晶体管ST、预充电电路210、锁存电路220和开关电路230。
[0117]感测晶体管ST可以连接在第一位线BLl与感测节点SO之间。感测晶体管ST可以响应于来自如图2中所示的控制逻辑160的感测信号SES而导通。
[0118]预充电电路210可以连接至感测节点SO并且通过感测晶体管ST连接至第一位线BLl。预充电电路210可以响应于控制逻辑160的控制而通过感测晶体管ST来对第一位线BLl预充电。
[0119]锁存电路220可以连接至感测节点S0。锁存电路220可以包括多个锁存单元LATl至LAT3 ο第一锁存单元LATl至第三锁存单元LAT3中的每个可以包括单个数据位。通过第一位线BLl而从存储单元读取的数据可以被储存在第一锁存单元LATl中。第一锁存单元LATl至第三锁存单元LAT3可以响应于控制逻辑160的控制而交换数据。
[0120]第一锁存单元LATl、第二锁存单元LAT2和第三锁存单元LAT3可以分别通过第一节点AN、第二节点BN和第三节点CN来耦接至开关电路230。第一锁存单元LATl至第三锁存单元LAT3可以通过开关电路230来耦接至数据输入/输出电路150和检测器170。
[0121]除锁存单元LATl至LAT3以外，锁存电路220还可以包括其他晶体管(未示出)。可以理解的是，可以通过使用这些额外的晶体管来对储存在第一锁存单元LATl至第三锁存单元LAT3中的数据位执行或运算或与运算。在页缓冲器PBl至PBm中可以产生参照图10而描述的第一对比页和第二对比页。
[0122]图12是图示参照图10和图11而描述的页缓冲器I3Bl至PBm的操作的事务流程。图12示例性示出参照图10和图11而描述的执行步骤S200、步骤S201、步骤S203和步骤S204以用于产生第一对比页和第二对比页的页缓冲器PBl至PBm。
[0123]参照图2和图10至图12，在步骤S300处，可以由页缓冲器PBl至PBm的第一锁存器LATl通过对第X页执行读取操作来读取第X页数据。在步骤S301处，可以将第X页数据从页缓冲器I3Bl至PBm的第一锁存器LATl传送至第二锁存器LAT2。例如，储存在每个页缓冲器的第一锁存器LATl中的数据可以通过感测节点SO而被传送至第二锁存器LAT2。
[0124]在步骤S302处，可以由第一锁存器LATl通过对第(χ+l)页执行读取操作来读取第(x+1)页数据。
[0125]在步骤S303处，可以对储存在第一锁存器LATl中的第(χ+l)页数据和储存在第二锁存器LAT2中的第X页数据执行或运算。在步骤S304处，可以将第一对比页储存在页缓冲器PBl至PBm的第三锁存器LAT3中。
[0126]在步骤S305处，可以将第一对比页从第三锁存器LAT3输出至检测器170。检测器170可以检测第一对比页中的故障位的数量。
[0127]在步骤S306处，可以将保留在第一锁存器LATl中的第(χ+l)页数据传送至第二锁存器LAT2。随后，在步骤S307处，可以由第一锁存器LATl通过对第(x+2)页执行读取操作来读取第(x+2)页数据。
[0128]在步骤S308处，可以对储存在第一锁存器LATl中的第(x+2)页数据和储存在第二锁存器LAT2中的第(χ+l)页数据执行或运算。在步骤S309处，可以将通过执行或运算产生的第二对比页储存在第三锁存器LAT3中。
[0129]在步骤S310处，可以将第二对比页从第三锁存器LAT3输出至检测器170。检测器170可以检测第二对比页中的故障位的数量。
[0130]根据图12中的实施例，在半导体存储器件50中，可以通过使用页缓冲器PBl至PBm中的多个锁存器LATULAT2和LAT3来产生对比页，而不需要单独的用于储存对比页的配置。因此，可以减小半导体存储器件50的面积。
[0131 ]图13是图示参照图5而描述的步骤SI30的另一个示例的流程图。
[0132]参照图2和图13，在步骤S400处，可以对第X页PGx执行读取操作以产生第X页数据。可以将第X页数据从页缓冲器PBl至PBm提供至检测器170。
[0133]在步骤S401处，可以检测第X页数据中的故障位数量作为第一错误值。检测器170可以检测第X页数据中的故障位数量并且将检测到的故障位数量作为第一错误值ER传送至控制逻辑160。
[0134]在步骤S402处，可以读取第(χ+l)页PGx+Ι以产生第(χ+l)页数据。可以将第(x+1)页数据从页缓冲器PBl至PBm提供至检测器170。
[0135]在步骤S403处，可以检测第(χ+l)页数据中的故障位数量作为第二错误值。检测器170可以将第(χ+l)页数据中的故障位数量作为第二错误值ER传送至控制逻辑160。
[0136]在步骤S404处，可以通过将第二错误值与第一错误值相比较来判断第(χ+l)页是否是缺陷页。根据实施例，控制逻辑160可以在第二错误值比第一错误值大整数倍(例如，四倍)时确定第(χ+l)页是缺陷页。因此，可以基于连续布置在单个存储块中的页关于故障位数量的变化率来检测缺陷页。
[0137]图14是图示参照图1而描述的存储单元阵列500的框图。
[0138]参照图14，存储单元阵列500可以包括多个存储块BLKll至BLKlz。存储块BLKll至BLKlz中的每个可以具有三维结构。每个存储块可以包括层叠在衬底之上的多个存储单元。存储单元可以沿+X方向、+Y方向和+Z方向布置。以下将参照图5和图15来详细描述每个存储块的结构。
[0139]图15是图示图14中所示的存储块BLK11至BLKIz中的一个存储块(BLK11)的示例的电路图。
[0140]参照图15，第一存储块BLKll可以包括多个单元串CSll至CSlm和CS21至CS2m。单元串CSl I至CSlm和CS21至CS2m中的每个可以具有“U”形。在第一存储块BLKl I中，m个单元串可以沿行方向(即，+X方向)布置。为了简单起见，图15图示了包括沿列方向(S卩，+Y方向)布置的两个单元串的第一存储块BLKl I。然而，沿列方向(即，+Y方向)可以布置两个或更多个单元串。
[0141]单元串CSl I至CSlm和CS21至CS2m中的每个可以包括至少一个源极选择晶体管SST、至少一个源极侧虚设存储单元SDC、多个存储单元匪Cl至匪Cn、管道晶体管PT、至少一个漏极侧虚设存储单元DDC和至少一个漏极选择晶体管DST。
[0142]选择晶体管SST和DST、虚设存储单元SDC和DDC以及存储单元NMCl至NMCn可以具有类似的结构。根据实施例，选择晶体管SST和DST、虚设存储单元SDC和DDC以及存储单元匪Cl至NMCn中的每个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。
[0143]在每个单元串中，存储单元匪Cl至匪Cp、源极侧虚设存储单元SDC和源极选择晶体管SST可以沿与存储块BLKll之下的衬底(未示出)交叉的方向(S卩，+Z方向)顺序地层叠。在每个单元串中，存储单元匪Cp+Ι至匪Cn、漏极侧虚设存储单元DDC和漏极选择晶体管DST可以沿+Z方向顺序地层叠。
[0144]两个孔可以沿与+Z方向相反的方向穿过设置在位线BLl至BLm与存储块BLKll之下的衬底(未示出)之间的结构。沟道层可以形成在每个孔中。两个孔可以对应于单个单元串。每个孔中的沟道层可以耦接至管道晶体管PT的沟道层。每个孔的沟道层可以被设置作为单个单元串中包括的选择晶体管SST和DST、虚设存储单元SDC和DDC以及存储单元NMCl至匪Cn的沟道层。
[0145]本领域众所周知的是，每个孔的宽度可以由于工艺特性而向着衬底逐渐减小。例如，可以从顶部向着衬底刻蚀存储块BLKll的结构而形成孔，使得每个孔的宽度可以向着衬底逐渐减小。当在所述孔中形成沟道层时，与单元串中的存储单元NMCl至匪Cn中的每个相对应的沟道层可以具有与所述孔的宽度相对应的直径。因此，根据每个字线的存储单元NMCl至匪Cn可以具有不同的沟道层，并且存储单元匪Cl至NMCn可以具有不同的特性。此外，可以理解的是，存储单元NMCl至匪Cn可以因不同原因而具有不同特性。例如，根据每个字线的存储单元NMCl至NMCn的特性可以随着公共源极线CSL与存储单元之间的距离的不同而变化。例如，通过公共源极线CSL传送至存储单元的电压可以随着公共源极线CSL与对应的存储单元之间的距离变化。
[0146]每个单元串的源极选择晶体管SST可以连接在公共源极线CSL与源极侧虚设存储单元SDC之间。根据实施例，公共源极线CSL可以耦接至如图14中所示的存储块BLKll至BLKlz0
[0147]根据实施例，布置在同一行(+X方向)的单元串中的源极选择晶体管可以耦接至沿行方向延伸的源极选择线。布置在不同行的单元串中的源极选择晶体管可以耦接至不同的源极选择线。布置在第一行的单元串CSll至CSlm中的源极选择晶体管可以耦接至第一源极选择线SSL1。布置在第二行的单元串CS21至CS2m中的源极选择晶体管可以耦接至第二源极选择线SSL2。
[0148]每个单元串的源极侧虚设存储单元SDC可以耦接在源极选择晶体管SST与存储单元匪Cl至匪Cp之间。根据实施例，位于同一高度的源极侧虚设存储单元的栅极可以耦接至单个源极侧虚设字线SDWL。
[0149]每个单元串的第一存储单元NMCl至第η存储单元匪Cn可以耦接在源极侧虚设存储单元SDC与漏极侧虚设存储单元DDC之间。
[0150]第一存储单元匪Cl至第η存储单元NMCn可以被划分为第一存储单元NMCl至第P存储单元NMCp以及第(ρ+1)存储单元匪Cp+Ι至第η存储单元匪Cn。第一存储单元匪Cl至第P存储单元NMCp与第(p+1)存储单元NMCp+Ι至第η存储单元NMCn可以通过管道晶体管PTf禹接。
[0151]第一存储单元NMCl至第P存储单元NMCp可以串联耦接在源极侧虚设存储单元SDC与管道晶体管PT之间。第(Ρ+1)存储单元匪Cp+Ι至第η存储单元NMCn可以串联耦接在管道晶体管PT与漏极侧虚设存储单元DDC之间。第一存储单元NMCl至第η存储单元NMCn的栅极可以分别耦接至第一字线NWLl至第η字线NWLn。
[0152]每个单元串的管道晶体管PT的栅极可以耦接至管道线PL。
[0153]每个单元串的漏极侧虚设存储单元DDC可以耦接在漏极选择晶体管DST与存储单元匪Cp+Ι至匪Cn之间。根据实施例，位于同一高度的漏极侧虚设存储单元的栅极可以親接至单个漏极侧虚设字线DDWL。
[0154]每个单元串的漏极选择晶体管DST可以耦接在对应的位线与漏极侧虚设存储单元DDC之间。布置在同一行中的单元串的漏极选择晶体管可以耦接至沿行方向延伸的漏极选择线。布置在不同行中的单元串的漏极选择晶体管可以耦接至不同的漏极选择线。布置在第一行中的单元串CSll至CSlm的漏极选择晶体管可以耦接至第一漏极选择线DSL1。布置在第二行中的单元串CS21至CS2m的漏极选择晶体管可以耦接至第二漏极选择线DSL2。
[0155]布置在列方向(+Y方向)的单元串可以耦接至沿列方向延伸的位线。第一列中的单元串CSl I和CS21可以耦接至第一位线BLl。第m列中的单元串CSlm和CS2m可以耦接至第m位线BLm。换句话说，第X列中的单元串CSlx和CS2x可以親接至第X位线BLx，其中，x大于或等于I，且小于或等于m。
[0156]数据可以分别通过第一位线BLl至第m位线BLm而被储存在第一存储单元匪Cl至第η存储单元匪Cn中。储存在第一存储单元匪Cl至第η存储单元匪Cn中的数据可以通过第一位线BLl至第m位线BLm来读取。然而，数据不可以被储存在虚设存储单元SDC和DDC中。
[0157]可以提供偶数位线和奇数位线，而不是图15中所示的第一位线BLl至第m位线BLm。沿行方向布置单元串CSl I至CSlm或CS21至CS2m之中的偶数单元串可以分别耦接至偶数字线。沿行方向布置的单元串CSll至CSlm或CS21至CS2m之中的奇数单元串可以分别耦接至奇数位线。
[0158]图16是图14中所示的存储块BLKlI至BLKz中的一个存储块(BLK11，)的另一个示例的电路图。
[0159]参照图16，第一存储块BLKl I ’可以包括多个单元串CSl I ’至CSlm’和CS21’至CS2m’。单元串CS11’至CSlm’和CS21’至CS2m’中的每个可以沿+Z方向延伸。每个单元串可以包括至少一个源极选择晶体管SST、至少一个源极侧虚设存储单元SDC、第一存储单元NMCl至第η存储单元NMCn、至少一个漏极侧虚设存储单元DDC以及至少一个漏极选择晶体管DST。
[0160]选择晶体管SST和DST、虚设存储单元SDC和DDC以及存储单元NMCl至NMCn可以具有类似的结构。根据实施例，选择晶体管SST和DST、虚设存储单元SDC和DDC以及存储单元匪Cl至NMCn中的每个可以包括沟道层、隧道绝缘层、电荷储存层和阻挡绝缘层。
[0161]在每个单元串中，源极选择晶体管SST、源极侧虚设存储单元SDC、第一存储单元WCl至第η存储单元匪Cn、漏极侧虚设存储单元DDC以及漏极选择晶体管DST可以沿与存储块BLK11’之下的衬底(未示出)交叉的方向(即，+Z方向)顺序地层叠。
[0162]孔可以沿与+Z方向相反的方向穿过设置在位线BLl至BLm与存储块BLKlI’之下的衬底(未示出)之间的结构。沟道层可以形成在每个孔中。这些孔可以对应于单个单元串。形成在所述孔中的沟道层可以被设置作为单个单元串中包括的选择晶体管SST和DST、虚设存储单元SDC和DDC以及存储单元NMCl至NMCn的沟道层。
[0163]由于工艺特性，每个孔的宽度可以向着衬底减小。例如，当通过从顶部向着衬底刻蚀存储块BLK11’的结构来形成孔时，每个孔的宽度可以向着衬底逐渐减小。当沟道层形成在所述孔中时，与单元串中的存储单元NMCI至NMCn中的每个相对应的沟道层可以具有与所述孔的宽度相对应的直径。
[0164]每个单元串的源极选择晶体管SST可以耦接在公共源极线CSL与源极侧虚设存储单元SDC之间。源极选择晶体管SST的源极可以耦接至公共源极线CSL。
[0165]根据实施例，布置在同一行(+X方向)中的单元串的源极选择晶体管可以耦接至同一源极选择线。布置在不同行中的单元串的源极选择晶体管可以耦接至不同的源极选择线。布置在第一行中的单元串CSlT至CSlm’的源极选择晶体管可以耦接至第一源极选择线SSL1。布置在第二行中的单元串CS21’至CS2m’的源极选择晶体管可以耦接至第二源极选择线SSL2。
[0166]每个单元串的源极侧虚设存储单元SDC可以耦接在源极选择晶体管SST与存储单元匪Cl至匪Cn之间。根据实施例，位于同一高度的源极侧虚设存储单元可以耦接至同一源极侧虚设字线SDWL。
[0167]在每个单元串中，第一存储单元匪Cl至第η存储单元匪Cn可以串联耦接在源极侧虚设存储单元SDC与漏极侧虚设存储单元DDC之间。在单元串CS 11’至CSlm’和CS21，至CS2m’中，位于同一高度的存储单元可以親接至同一字线。第一存储单元NMCl至第η存储单元NMCn可以分别耦接至第一字线NMWL至第η字线NWLn。
[0168]每个单元串的漏极侧虚设存储单元DDC可以耦接在存储单元WCl至匪Cn与漏极选择晶体管DST之间。根据实施例，位于同一高度的漏极侧虚设存储单元可以耦接至漏极侧虚设字线DDWL。
[0169]每个单元串的漏极选择晶体管DST可以耦接在对应的位线与漏极侧虚设存储单元DDC之间。布置在第一行中的单元串CSlT至CSlm’的漏极选择晶体管可以耦接至第一漏极选择线DSLl。布置在第二行中的单元串CS21’至CS2m’的漏极选择晶体管可以耦接至第二漏极选择线DSL2。
[0170]结果，除从每个单元串中去除了管道晶体管PT以外，图16中所示的存储块BLK11’可以与图15中所示的存储块BLKll具有类似的等效电路。
[0171]在下文中，将使用图15中所示的存储块BLKll作为基础来描述本发明的实施例。
[0172]图17是包括在图15中所示的存储块BLK11中的页的示意框图。在图15中，假设每个单元串包括六个存储单元。
[0173]参照图15和图17，存储块BLKll可以包括多个页Pl_l至Pl_6和P2j至P2_6。例如，布置在同一行(例如，第一行)中的单元串CSll至CSlm中的耦接至同一字线NWLl的存储单元可以形成单个页。在存储块BLKll中，m个单元串可以沿行方向(S卩，+X方向)布置。因此，单个页可以包括m个存储单元。
[0174]布置在同一行中的单元串可以被包括在单个单元串组CG中。由于每个单元串包括六个存储单元，因此单个单元串组CG可以包括六个页。第一行中的第一页Pl_l至第六页Pl_6可以形成第一单元串组，而第二行中的第一页P2_l至第六页P2_6可以形成第二单元串组。
[0175]图18是图示根据另一个实施例的半导体存储器件50的测试操作的流程图。
[0176]参照图2、图17和图18，在步骤S510处，外围电路110可以通过使用验证电压来对选中存储块的页Pl_l至Pl_6和P2_l至P2_6执行编程操作。可以使用递增阶跃脉冲编程(ISPP)方法来执行每个编程操作。当编程操作完成时，页Pl_l至Pl_6和P2 j至P2_6的存储单元可以具有比验证电压大的阈值电压。
[0177]在编程操作之前，由于根据每个字线的存储单元匪Cl至匪Cn具有不同的特性，因此选中存储块的存储单元的阈值电压可以分布在较宽的电压范围之内。在编程操作之前，可以假设对选中存储块的存储单元执行了擦除操作。擦除操作可以以存储块为单位来执行。擦除操作可以包括通过将擦除脉冲传送至单元串的沟道层来减小存储单元的阈值电压，以及通过将擦除验证电压Vev(将参照图21来描述)施加至字线来判断存储单元的阈值电压是否低于擦除验证电压Vev。通过重复这些操作，存储单元的阈值电压可以减小为小于擦除验证电压Vev。可以重复这些操作直到存储块中的所有存储单元的阈值电压变得低于擦除验证电压Vev为止。
[0178]由于根据每个字线的存储单元匪Cl至匪Cn具有不同的特性，因此页Pl_l至？1_6和P2_l至P2_6的电压分布可以具有不同的电压范围。例如，邻近于衬底的字线的存储单元可以较少地受擦除脉冲的影响，因为其沟道层具有小的长度(直径)从而具有较小的电压分布(见图21中的E4)。例如，因此邻近于公共源极线CSL的字线的存储单元可能严重地受擦除脉冲的影响，因为其沟道层具有较大的长度(直径)从而具有较低的电压分布(见图21中的El)。
[0179]可以通过使用ISPP方法来对每个页执行编程操作。编程操作可以以页为单位来执行。可以重复编程直到每个页的存储单元的阈值电压增加为大于验证电压为止。在编程操作之后，每个页的电压分布可以处于比验证电压高的窄电压范围之内。
[0180]在步骤S520处，外围电路110可以将高电压的编程脉冲施加至页至少一次。由电压发生器130产生的高电压编程脉冲可以通过地址解码器120而被施加至字线NWLl至NWLn。因此，存储单元的阈值电压可以增加。每个页的电压分布可以增加。包括慢单元的页的电压分布可以稍稍增加。
[0181]结果，包括慢单元的页可以具有与其他页不同的电压分布。
[0182]在步骤S530处，可以将比验证电压大预定电压的电压设置为参考测试电压。控制逻辑160可以控制电压发生器130来产生参考测试电压。
[0183]在步骤S540处，可以通过使用参考测试电压对页PG1_1至PG1_6和PG2_1至PG2_6i行读取操作来检测来自页PG1_1至PG1_6和PG2j至PG2_6的缺陷页。由电压发生器130产生的参考测试电压可以通过地址解码器120而被施加至每个页以执行对其的每个读取操作。可以基于读取的页数据来判断在页PG1_1至PG1_6和PG2_1至PG2_6中是否存在缺陷页。在对第一单元串组中的第一页PG1_1至第六页PG1_6顺序地执行读取操作时，可以判断在所述第一页PG1_1至第六页PG1_6中是否存在缺陷页。可以使用以上参照图9、图10和图12而根据实施例所描述的方法中的一种来判断在所述第一页PG1_1至第六页PG1_6中是否存在缺陷页。随后，在对第二单元串组中的第一页PG2J至第六页PG2_6顺序地执行读取操作时，可以判断在所述第一页PG2_1至第六页PG2_6中是否存在缺陷页。也可以使用以上参照图9、图10和图12而根据实施例所描述的方法中的一种来判断在所述第一页PG2J至第六页PG2_6中是否存在缺陷页。
[0184]在步骤S550处，可以将与缺陷页相对应的区域处理为坏区。根据实施例，控制逻辑160可以将包括缺陷页的存储块定义为坏区。坏区可以由存储块BLKll至BLKlz之中的冗余存储块取代。根据实施例，控制逻辑160可以将缺陷页定义为坏区。坏区可以由包括在对应存储块中的页之中的冗余页取代。
[0185]根据实施例，在通过使用ISPP方法对选中存储块的页Pl_l至Pl_6和P2_l至?2_6执行编程操作之后，可以施加编程脉冲至页Pl_l至Pl_6和P2_l至P2_6至少一次。因此，包括慢单元的页可以具有与其他页不同的电压分布。随后，可以对页Pl_l至Pl_6和P2j至P2_6执行读取操作以检测缺陷页。因此，可以高效地检测缺陷页。因此，可以提供具有改善可靠性的半导体存储器件50。
[0186]图19是图示对选中存储块的单个单元串组CG的页的编程操作的流程图。图19示例性示出对如参考图17所描述的选中存储块的第一单元串组的页Pl_l至Pl_6的编程操作。对第二单元串组的页P2_l至P2_6的编程操作可以与第一单元串组的页Pl_l至Pl_6相同。
[0187]参照图15和图19，在步骤S511处，可以对页Pl_l至Pl_6之中的第k页执行编程操作，其中，k是范围从I至6的整数。
[0188]根据实施例，可以将关断电压(例如，接地电压)施加至选中存储块的源极选择线SSLl和SSL2，使得单元串CSl I至CSlm和CS21至CS2m可以与公共源极线CSL电气分离。可以将关断电压施加至漏极选择线DSLl与DSL2之间的未选中漏极选择线。耦接至未选中漏极选择线的漏极选择晶体管可以关断，且对应的单元串可以与位线BLl至BLm电气分离。可以将导通电压(例如，电源电压)施加至漏极选择线DSLl与DSL2之间的选中漏极选择线。因此，親接至选中漏极选择线的单元串可以是选中单元串。选中单元串可以是包括第k页的单元串。
[0189]具有高电压电平的编程电压可以被施加到耦接至第k页的第k字线。第k页的每个存储单元可以根据通过对应的位线传送来的数据来编程或禁止编程。当编程许可电压(例如，接地电压)被施加至位线时，对应的漏极选择晶体管可以通过选中漏极选择线的电源电压而导通并且从对应的单元串的位线接收编程许可电压。编程许可电压可以被传送至第k页的存储单元。第k字线的编程许可电压与编程电压之差可以使第k页的存储单元的阈值电压增加。
[0190]当编程禁止电压(例如，电源电压)被施加至位线时，即使电源电压被施加至选中漏极选择线，对应的漏极选择晶体管也可以关断，且对应的单元串可以与位线电气分离。换句话说，对应的单元串可以与位线和公共源极线分离并且被浮置。当编程电压被施加至第k字线时，对应的单元串的沟道层的电压可以升高。由于沟道层的升高的电压与编程电压之间的差异不大，因此第k页的存储单元的阈值电压可以不增加。
[0191]控制逻辑160可以控制页缓冲器PBl至PBm来将位线BLl至BLm偏置为编程许可电压，使得在编程期间第k页的存储单元的阈值电压可以增加。
[0192]在步骤S512处，可以使用验证电压来验证第k页的存储单元的阈值电压。
[0193]根据实施例，导通电压可以被施加至与选中单元串相对应的源极选择线和漏极选择线。关断电压可以被施加至与未选中单元串相对应的源极选择线和漏极选择线。选中单元串可以电耦接至位线BLl至BLm和公共源极线CSL。未选中单元串可以与位线BLl至BLm和公共源极线CSL电气分离。
[0194]验证电压可以被施加至第k字线。具有高电压电平的通过电压可以被施加至剩余字线。耦接至剩余字线的存储单元无论其阈值电压如何都可以导通。第k页的存储单元可以根据其阈值电压来导通或关断。页缓冲器PBl至PBm可以通过感测位线BLl至BLm的电压或电流来验证第k页的存储单元的阈值电压。当存储单元的阈值电压小于或等于验证电压时，逻辑值“I”可以被读取。当存储单元的阈值电压大于验证电压时，逻辑值“O”可以被读取。读取的页数据可以被储存在页缓冲器PBl至PBm中。页缓冲器PBl至PBm可以将页数据传送至检测器 170。
[0195]在步骤S513处，可以判断编程结果是否是通过。检测器170可以检测页数据中的具有逻辑值“I”的数据位的数量。当在页数据中存在具有逻辑值“I”的数据位时，控制逻辑160可以确定编程结果是失败。如果否，则控制逻辑160可以确定编程结果是通过。当编程结果是失败时，可以再次执行步骤S511。在步骤S511处，在页缓冲器PBl至PBm之中，储存逻辑值“I”的数据位的页缓冲器可以将对应的位线偏置为编程许可电压。在页缓冲器PBl至PBm之中，储存逻辑值“O”的数据位的页缓冲器可以将对应的位线偏置为编程禁止电压。换句话说，具有小于或等于验证电压的阈值电压的存储单元可以被编程，而具有比验证电压高的阈值电压的存储单元可以被禁止编程。
[0196]对第k页的编程操作可以包括步骤S511至步骤S513。由于步骤S511至步骤S513被重复直到编程结果为通过为止，因此第k页的存储单元的阈值电压可以处于比验证电压高的窄电压范围之内。
[0197]在步骤S514处，可以判断第k页是否是页Plj至Pl_6的最后一页。如果否，则可以执行步骤S515。换句话说，可以对后续页执行编程操作。
[0198]图20是图示参照图18描述的步骤S510和步骤S520的电压施加图。
[0199]在编程操作期间，可以将编程脉冲反复地施加至选中页的字线。首先，可以施加第一编程脉冲Vpgml。在对应的验证期间，验证电压Vvrf可以被施加至选中页的字线。当编程结果是失败时，可以施加比第一编程脉冲Vpgml大第一阶跃电压Vstepl的第二编程脉冲Vpgm2。在对应的验证期间，可以施加验证电压Vvrf。可以施加多个递增阶跃脉冲Vpgml至VpgmQ直到编程结果为通过为止。编程脉冲Vpgml至VpgmQ中的每个可以比先前的编程脉冲高第一阶跃电压Vstepl。换句话说，可以使用递增阶跃脉冲编程(ISPP)方法来执行编程操作。
[0200]可以理解的是，编程脉冲Vpgml至VpgmQ被施加的次数可以针对每个页而变化。例如，当对包括慢单元的页执行编程操作时，可以施加大量次数的编程脉冲Vpgml至VpgmQc3S而，针对包括正常单元的每个页，编程脉冲Vpgml至VpgmQ被施加的次数可以变化。
[0201]在对选中存储块的页Pl_l至Pl_6和P2_l至P2_6的编程操作完成之后，可以施加额外的编程脉冲Vadt。额外的编程脉冲Vadt可以比在对页Pl_l至Pl_6和P2_l至P2_6的编程操作期间施加的编程脉冲之中的最高编程脉冲VpgmQ大第二阶跃电压Vstep2。根据实施例，第二阶跃电压Vstep2可以高于第一阶跃电压￥8〖6口1。根据实施例，第二阶跃电压￥8〖6口2可以与第一阶跃电压Vstepl相同。
[0202 ]图21是图示参照图18而描述的步骤S510和步骤S520的示例的阈值电压分布。
[0203]参照图21，在步骤S510被执行之前，页Plj至Pl_6和P2j至P2_6可以具有多个擦除分布El至E4。对于每个字线，擦除分布El至E4可以根据存储单元匪Cl至匪Cn的特性而变化。为了方便起见，图21仅图示了四个擦除分布EI至E4。页P 1_1至P 1_6和P2_l至P2_6中的一些可以具有第一擦除分布E1。页Pl_l至Pl_6和P2_l至P2_6中的其他一些页可以具有第二擦除分布E2。页Pl_l至Pl_6和P2_l至P2_6的又一些页可以具有第三擦除分布E3。页Pl_l至Pl_6和P2_l至P2_6的其他页可以具有第四擦除分布E4。擦除分布El至E4可以具有比擦除验证电压Vev低的电压范围。
[0204]当步骤S510被执行时，页Pl_l至Pl_6和P2_l至P2_6可以具有第一电压分布HH。第一电压分布roi可以处于比验证电压Vvrf高的窄电压范围内。
[0205]当步骤S520被执行时，页Plj至Pl_6和P2j至P2_6的阈值电压可以增加，使得页Plj至Pl_6和P2_l至P2_6可以具有第二电压分布PD2或异常电压分布UND1。页中的大多数可以具有类似的电压分布TO2。另一方面，包括慢单元的页可以具有异常电压分布UND1。例如，对应的字线不能正常地传送编程脉冲。对应字线的存储单元可以形成宽的电压范围。
[0206]如图21中所示，参考测试电压Vtstl可以被设置为在第二电压分布PD2的左尾附近。参考测试电压Vtstl可以比验证电压Vvrf大第一电压差dVl。根据实施例，第一电压差dVl可以与如图20中所示的第二阶跃电压Vst印2相同。
[0207]随后，如以上关于图18中的步骤S540所描述的，可以通过使用参考测试电压Vtstl来对选中存储块的页执行读取操作。在这些读取操作的每个中，在页数据或对比数据(见图10和图13)中，具有逻辑值“I”的数据位可以被定义为故障位，而具有逻辑值“O”的数据位可以被定义为通过位。因此，在步骤S540处，具有未增加至期望电压电平的阈值电压的存储单元可以被检测到。
[0208]图22是图示参照图18而描述的步骤S510和步骤S520的另一个示例的阈值电压分布。
[0209]参照图22，当步骤S510被执行时，页Plj至Pl_6和P2j至P2_6可以具有第一电压分布roi。
[0210]当步骤S520被执行时，页Pl_l至Pl_6和P2_l至P2_6的阈值电压可以增加。
[0211]一些页可以具有异常电压分布UND2，所述异常电压分布UND2具有较高的电压电平。对应的存储单元可以是快单元。即使被施加相同的编程脉冲，快单元也可以具有高的阈值电压。异常电压分布UND2可以具有比正常页的电压分布PD2大的电压范围。可以理解的是，快单元可以因各种原因而出现。例如，由于在半导体存储器件制造期间的误差，存储单元可以受编程脉冲的影响。
[0212]快单元可以降低半导体存储器件的可靠性。在编程操作期间，即使仅用很少的编程脉冲，快单元也可以具有增大的阈值电压。增大的阈值电压可以减小读取裕度。
[0213]参考测试电压Vtst2可以被设置为将包括快单元的页检测为缺陷页。参考测试电压Vtst2可以比验证电压Vvrf大第二电压差dV2。第二电压差dV2可以高于第一电压差dVl。
[0214]随后，如关于图18中的步骤S540所描述的，可以通过使用参考测试电压Vtst2来对选中存储块的页执行读取操作。在每个读取操作中，在页数据或对比数据(见图10和图13)中，具有逻辑值“O”的数据位可以被定义为故障位，而具有逻辑值“I”的数据位可以被定义为通过位。因此，在步骤S540处，具有过度增大的阈值电压的存储单元可以被检测到。
[0215]根据实施例，可以基于存储单元阵列中的每个存储块的页的特性来自适应地设置参考测试电压。此外，可以使用参考测试电压执行读取操作以判断在多个页PGl至PGm中是否存在缺陷页。因此，可以从存储单元阵列中有效地检测缺陷页。因此，可以提供具有改善可靠性的半导体存储器件。
[0216]对于本领域技术人员来说将明显的是，在不脱离本发明的精神和范围的情况下，可以对以上描述的本发明的示例性实施例做出各种变型。因此，只要所述变型进入所附权利要求及其等同物的范围之内，本发明就覆盖所有这样的变型。
[0217]通过以上的实施例可以看出，本申请提供了以下的技术方案。
[0218]技术方案1.一种操作半导体存储器件的方法，所述方法包括:
[0219]将编程脉冲施加至多个页中的每个页至少一次；
[0220]通过初始测试电压来对所述多个页之中的参考页执行预读取操作；
[0221]通过控制初始测试电压来重复预读取操作，直到预读取操作的结果是通过为止；
[0222]将预读取操作的结果是通过时的初始测试电压设置为参考测试电压；以及
[0223]通过利用参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
[0224]技术方案2.如技术方案I所述的方法，其中，当通过预读取操作而从参考页读取的数据位之中的故障位的数量小于临界值时，确定预读取操作的结果为通过。
[0225]技术方案3.如技术方案2所述的方法，其中，将数据位之中的具有第一逻辑值的数据位定义为故障位，而将数据位之中的具有第二逻辑值的数据位定义为通过位。
[0226]技术方案4.如技术方案3所述的方法，
[0227]其中，重复预读取操作包括:减小初始测试电压，以及
[0228]其中，参考页中的具有比初始测试电压低的阈值电压的存储单元的数据位被确定为具有第一逻辑值，而参考页中的具有大于或等于初始测试电压的阈值电压的存储单元的数据位被确定为具有第二逻辑值。
[0229]技术方案5.如技术方案3所述的方法，
[0230]其中，重复预读取操作包括:增大初始测试电压，以及
[0231]其中，参考页中的具有大于或等于初始测试电压的阈值电压的存储单元的数据位被确定为具有第一逻辑值，而参考页中的具有比初始测试电压低的阈值电压的存储单元的数据位被确定为具有第二逻辑值。
[0232]技术方案6.如技术方案I所述的方法，其中，检测缺陷页包括:
[0233]通过分别对所述多个页之中的第一页和第二页执行读取操作来检测第一页数据和第二页数据；
[0234]通过对第一页数据的数据位与第二页数据的数据位执行或运算来产生第一对比页；以及
[0235]根据第一对比页的故障位数量来产生第一错误值。
[0236]技术方案7.如技术方案6所述的方法，其中，检测缺陷位还包括:
[0237]通过对所述多个页之中的第三页执行读取操作来检测第三页数据；
[0238]通过对第二页数据的数据位与第三页数据的数据位执行或运算来产生第二对比页；
[0239]根据第二对比页的故障位数量来产生第二错误值;以及
[0240]通过将第二错误值与第一错误值进行比较来将第三页检测为缺陷页。
[0241]技术方案8.如技术方案I所述的方法，其中，检测缺陷页包括:
[0242]通过对所述多个页之中的第一页执行读取操作来检测第一页数据；
[0243]对第一页数据的故障位的数量计数作为第一错误值；
[0244]通过对所述多个页之中的第二页执行读取操作来检测第二页数据；
[0245]对第二页数据的故障位的数量计数作为第二错误值;以及
[0246]通过将第二错误值与第一错误值进行比较来将第二页检测为缺陷页。
[0247]技术方案9.如技术方案I所述的方法，其中，检测缺陷页包括:
[0248]通过对每个页执行读取操作来检测页数据；以及
[0249]当所述页数据的故障位的数量大于参考值时，将对应的页检测为缺陷页。
[0250]技术方案10.如技术方案I所述的方法，其中，将包括缺陷页的存储块处理为坏区。
[0251]技术方案11.如技术方案11所述的方法，其中，将缺陷页处理为坏区。
[0252]技术方案12.—种半导体存储器件，包括:
[0253]存储单元阵列，包括多个存储块，所述多个存储块中的每个存储块包括多个页；以及
[0254]外围电路，适用于通过初始测试电压来对所述多个页之中的参考页执行预读取操作，
[0255]其中，外围电路通过控制初始测试电压来重复预读取操作，直到预读取操作的结果是通过为止，以及
[0256]其中，外围电路还将预读取操作的结果是通过时的初始测试电压设置为参考测试电压，以及通过利用参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
[0257]技术方案13.如技术方案12所述的半导体存储器件，其中，当通过预读取操作而从参考页读取的数据位之中的故障位的数量小于临界值时，确定预读取操作的结果为通过。
[0258]技术方案14.如技术方案12所述的半导体存储器件，
[0259]其中，外围电路通过以下步骤来检测缺陷页:
[0260]通过分别对所述多个页之中的第一页和第二页执行读取操作来检测第一页数据和第二页数据，
[0261]通过对第一页数据的数据位与第二页数据的数据位执行或运算来产生第一对比页，
[0262]根据第一对比页的故障位的数量来产生第一错误值，
[0263]通过对所述多个页之中的第三页执行读取操作来检测第三页数据，
[0264]通过对第二页数据的数据位与第三页数据的数据位执行或运算来产生第二对比页，
[0265]根据第二对比页的故障位的数量来产生第二错误值，以及
[0266]通过将第二错误值与第一错误值进行比较来将第三页数据检测为缺陷页。
[0267]技术方案15.如技术方案12所述的半导体存储器件，其中，外围电路还用所述多个存储块之中的冗余存储块来取代坏区，所述坏区是具有检测到的缺陷页的存储块。
[0268]技术方案16.—种操作半导体存储器件的方法，所述半导体存储器件包括耦接至多个页的多个页，所述方法包括:
[0269]通过利用使用确定验证电压的递增阶跃脉冲编程ISPP方法来对所述多个页中的每个页执行编程操作；
[0270]通过多个字线来将额外编程脉冲提供至所述多个页至少一次；以及
[0271]通过利用比验证电压大确定电压量的参考测试电压对所述多个页执行读取操作来从所述多个页中检测缺陷页。
[0272]技术方案17.如技术方案16所述的方法，
[0273]其中，所述多个页层叠在衬底之上，以及
[0274]其中，所述多个页中的每个页耦接至位于距离衬底的预定高度处的对应的字线。
[0275]技术方案18.如技术方案16所述的方法，其中，检测缺陷页包括:
[0276]通过分别对所述多个页之中的第一页和第二页执行读取操作来检测第一页数据和第二页数据；
[0277]通过对第一页数据的数据位与第二页数据的数据位执行或运算来产生第一对比页；以及
[0278]根据第一对比页的故障位的数量来产生第一错误值。
[0279]技术方案19.如技术方案18所述的方法，其中，检测缺陷页还包括:
[0280]通过对所述多个页之中的第三页执行读取操作来检测第三页数据；
[0281]通过对第二页数据的数据位与第三页数据的数据位执行或运算来产生第二对比页；
[0282]根据第二对比页的故障位的数量来产生第二错误值;以及
[0283]通过将第二错误值与第一错误值进行比较来将第三页检测为缺陷页。
[0284]技术方案20.如技术方案16所述的方法，其中，检测缺陷页包括:
[0285]通过对所述多个页之中的第一页执行读取操作来检测第一页数据；
[0286]根据第一页数据中的故障位的数量来产生第一错误值；
[0287]通过对所述多个页之中的第二页执行读取操作来检测第二页数据；
[0288]根据第二页数据中的故障位的数量来产生第二错误值;以及
[0289]通过将第二错误值与第一错误值进行比较来将第二页检测为缺陷页。
[0290]技术方案21.如技术方案16所述的方法，其中，检测缺陷页包括:
[0291]通过对所述多个页中的一个页执行读取操作来检测页数据；以及
[0292]当页数据中的故障位的数量大于参考值时，将对应的页检测为缺陷页。
[0293]技术方案22.如技术方案16所述的方法，其中，将与缺陷页相对应的区域定义为坏区。
[0294]技术方案23.—种半导体存储器件，包括:
[0295]存储单元阵列，包括多个存储块，所述多个存储块中的每个存储块包括耦接至多个字线中的每个字线的多个页；以及
[0296]外围电路，适用于对所述多个页中的每个页执行编程操作，
[0297]其中，在编程操作期间，外围电路对选中页执行编程操作，通过将验证电压施加至选中页的字线来验证编程操作的结果是否为通过，以及重复编程和验证直到编程操作的结果是通过为止，以及
[0298]其中，外围电路还通过将额外编程脉冲施加至所述多个字线至少一次来增大包括在所述多个页中的存储单元的阈值电压，以及通过利用比验证电压大确定电压量的参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
[0299]技术方案24.如技术方案23所述的半导体存储器件，
[0300]其中，所述多个页层叠在衬底之上，以及
[0301]其中，所述多个页中的每个页耦接至位于距离衬底的预定高度处的对应的字线。
[0302]技术方案25.如技术方案23所述的半导体存储器件，其中，外围电路通过以下步骤来检测缺陷页:
[0303]通过分别对所述多个页之中的第一页和第二页执行读取操作来检测第一页数据和第二页数据，
[0304]通过对第一页数据的数据位与第二页数据的数据位执行或运算来产生第一对比页，
[0305]通过对所述多个页之中的第三页执行读取操作来检测第三页数据，以及
[0306]通过对第二页数据的数据位与第三页数据的数据位执行或运算来产生第二对比页。
[0307]技术方案26.如技术方案25所述的半导体存储器件，其中，外围电路包括:
[0308]检测器，适用于根据第一对比页的故障位的数量来产生第一错误值，以及根据第二对比页的故障位的数量来产生第二错误值;以及
[0309]控制逻辑，适用于通过将第二错误值与第一错误值进行比较来将第三页检测为缺陷页。
[0310]技术方案27.如技术方案23所述的半导体存储器件，其中，与缺陷页相对应的区域被定义为坏区。
【主权项】
1.一种操作半导体存储器件的方法，所述方法包括: 将编程脉冲施加至多个页中的每个页至少一次； 通过初始测试电压来对所述多个页之中的参考页执行预读取操作； 通过控制初始测试电压来重复预读取操作，直到预读取操作的结果是通过为止； 将预读取操作的结果是通过时的初始测试电压设置为参考测试电压；以及 通过利用参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。2.如权利要求1所述的方法，其中，当通过预读取操作而从参考页读取的数据位之中的故障位的数量小于临界值时，确定预读取操作的结果为通过。3.如权利要求2所述的方法，其中，将数据位之中的具有第一逻辑值的数据位定义为故障位，而将数据位之中的具有第二逻辑值的数据位定义为通过位。4.如权利要求3所述的方法， 其中，重复预读取操作包括:减小初始测试电压，以及 其中，参考页中的具有比初始测试电压低的阈值电压的存储单元的数据位被确定为具有第一逻辑值，而参考页中的具有大于或等于初始测试电压的阈值电压的存储单元的数据位被确定为具有第二逻辑值。5.如权利要求3所述的方法， 其中，重复预读取操作包括:增大初始测试电压，以及 其中，参考页中的具有大于或等于初始测试电压的阈值电压的存储单元的数据位被确定为具有第一逻辑值，而参考页中的具有比初始测试电压低的阈值电压的存储单元的数据位被确定为具有第二逻辑值。6.如权利要求1所述的方法，其中，检测缺陷页包括: 通过分别对所述多个页之中的第一页和第二页执行读取操作来检测第一页数据和第二页数据； 通过对第一页数据的数据位与第二页数据的数据位执行或运算来产生第一对比页；以及 根据第一对比页的故障位数量来产生第一错误值。7.如权利要求6所述的方法，其中，检测缺陷位还包括: 通过对所述多个页之中的第三页执行读取操作来检测第三页数据； 通过对第二页数据的数据位与第三页数据的数据位执行或运算来产生第二对比页； 根据第二对比页的故障位数量来产生第二错误值；以及 通过将第二错误值与第一错误值进行比较来将第三页检测为缺陷页。8.—种半导体存储器件，包括: 存储单元阵列，包括多个存储块，所述多个存储块中的每个存储块包括多个页；以及外围电路，适用于通过初始测试电压来对所述多个页之中的参考页执行预读取操作，其中，外围电路通过控制初始测试电压来重复预读取操作，直到预读取操作的结果是通过为止，以及 其中，外围电路还将预读取操作的结果是通过时的初始测试电压设置为参考测试电压，以及通过利用参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。9.一种操作半导体存储器件的方法，所述半导体存储器件包括耦接至多个页的多个页，所述方法包括: 通过利用使用确定验证电压的递增阶跃脉冲编程ISPP方法来对所述多个页中的每个页执行编程操作； 通过多个字线来将额外编程脉冲提供至所述多个页至少一次；以及 通过利用比验证电压大确定电压量的参考测试电压对所述多个页执行读取操作来从所述多个页中检测缺陷页。10.—种半导体存储器件，包括: 存储单元阵列，包括多个存储块，所述多个存储块中的每个存储块包括耦接至多个字线中的每个字线的多个页；以及 外围电路，适用于对所述多个页中的每个页执行编程操作， 其中，在编程操作期间，外围电路对选中页执行编程操作，通过将验证电压施加至选中页的字线来验证编程操作的结果是否为通过，以及重复编程和验证直到编程操作的结果是通过为止，以及 其中，外围电路还通过将额外编程脉冲施加至所述多个字线至少一次来增大包括在所述多个页中的存储单元的阈值电压，以及通过利用比验证电压大确定电压量的参考测试电压对所述多个页执行读取操作来检测所述多个页之中的缺陷页。
【文档编号】G11C16/26GK106024061SQ201510959027
【公开日】2016年10月12日
【申请日】2015年12月18日
【发明人】元嘇规, 金明寿, 车载元
【申请人】爱思开海力士有限公司