移位寄存器、栅极驱动电路、阵列基板和显示装置的制造方法

文档序号:10654602
移位寄存器、栅极驱动电路、阵列基板和显示装置的制造方法
【专利摘要】本申请实施例提供一种移位寄存器、包括该移位寄存器的栅极驱动电路、包括该栅极驱动电路的阵列基板以及包括该阵列基板的显示面板,其中,移位寄存器包括:第一开关至第七开关、第一节点和第二节点,以及输出信号端,其中,第四开关由第一控制信号控制,用于将第二电平信号传输至第二节点,而不再由第一节点控制,从而避免第一节点和第二节点互相控制和影响,造成移位寄存器稳定性差,导致电路无法正常工作的问题,提升移位寄存器稳定性的同时,提升了显示面板的显示效果。
【专利说明】
移位寄存器、栅极驱动电路、阵列基板和显示装置
技术领域
[0001]本发明涉及显示技术领域,更具体地说,涉及一种移位寄存器、栅极驱动电路、阵列基板和显示装置。
【背景技术】
[0002]随着显示技术的不断发展,各类显示器应用而生,如液晶显示器,有机发光显示器等,逐渐成为时下显示行业的主流产品。在显示器中,一般地,由驱动电路为显示器中的像素单元提供驱动信号,例如栅极驱动信号,是由位于显示器侧边上的栅极驱动电路,为显示器像素单元的栅极提供驱动信号,以驱动对应的像素单元呈现所需的显示状态。
[0003]显示器中的驱动电路一般由移位寄存器组成,各级移位寄存器相互级联以将脉冲信号逐级传输给逐行像素单元,移位寄存器一般由数个开关单元相互电连接所组成,在实际工作的过程中,通常由于移位寄存器的稳定性较差而发生输出波形的失真和紊乱等现象,移位寄存器中不同节点之间的相互干扰作用而引起的电路振荡是移位寄存器稳定性差的主要原因之一,因此,如何提升移位寄存器的稳定性是提升显示器显示质量亟待解决的重要问题。

【发明内容】

[0004]有鉴于此,本发明提供了一种移位寄存器、栅极驱动电路、阵列基板和显示装置,以提高移位寄存器以及包括该移位寄存器的栅极驱动电路、阵列基板和显示装置等的稳定性。
[0005]为实现上述目的,本发明提供如下技术方案:
[0006]—种移位寄存器,包括第一开关至第七开关、第一节点和第二节点,以及输出信号端;
[0007]所述第一开关由第一输入信号控制,用于将第一电平信号传输至所述第一节点;
[0008]所述第二开关由第二输入信号控制,用于将第二电平信号传输至所述第一节点;
[0009]所述第三开关由所述第二节点的电平控制,用于将所述第二电平信号传输至所述第一节点;
[0010]所述第四开关由第一控制信号控制,用于将所述第二电平信号传输至所述第二节占.V ,
[0011]所述第五开关由所述第一节点的电平控制,用于将第一时钟信号传输至所述输出信号端;
[0012]所述第六开关由所述第二节点的电平控制,用于将所述第二电平信号传输至所述输出信号端;
[0013]所述第七开关由第二时钟信号控制,用于将所述第二电平信号传输至所述输出信号端;
[0014]其中,所述移位寄存器还包括第一控制信号端,所述第一控制信号端向所述第四开关的控制端提供所述第一控制信号。
[0015]—种栅极驱动电路,所述栅极驱动电路包括η级移位寄存器,所述η级移位寄存器包括m个移位寄存器组,每一所述移位寄存器组中的移位寄存器以级联方式电连接,所述移位寄存器为上述移位寄存器,m,η为正整数,且m> I,η> I。
[0016]—种阵列基板,包括多条栅极线、与所述栅极线绝缘相交的多条数据线、由所述栅极线和所述数据线围合而成呈阵列排布的像素阵列和设置在所述阵列基板至少一侧的上述栅极驱动电路,每一所述移位寄存器的输出端与一条所述栅极线相连。
[0017]一种显示装置,包括上述阵列基板。
[0018]与现有技术相比,本发明所提供的技术方案具有以下优点:
[0019]本发明所提供的移位寄存器,包括:第一开关至第七开关、第一节点和第二节点,输出信号端和第一控制信号端,其中,所述第四开关由第一控制信号端提供的第一控制信号控制,用于将所述第二电平信号传输至所述第二节点,而所述第一控制信号端不受所述第一节点的电压影响,从而使得所述第二节点不再由所述第一节点控制,从而避免第一节点和第二节点互相控制和影响,避免了移位寄存器输出波形的失真或紊乱现象,提高了移位寄存器的稳定性。
【附图说明】
[0020]为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据提供的附图获得其他的附图。
[0021]图1为本发明一个实施例所提供的移位寄存器的结构示意图;
[0022]图2为本发明另一个实施例所提供的移位寄存器的结构示意图;
[0023]图3为本发明一个实施例所提供的栅极驱动电路的结构示意图;
[0024]图4为图3中栅极驱动电路的第i级移位寄存器的结构示意图;
[0025]图5为本发明一个实施例所提供的阵列基板的结构示意图。
【具体实施方式】
[0026]下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
[0027]正如【背景技术】部分所述,现有技术中移位寄存器的稳定性较差,从而导致包括该移位寄存器的栅极驱动电路和显示装置的稳定性也相对较差。
[0028]—般地,移位寄存器中包含使得移位寄存器所输出波形变化的重要节点,如当输出波形为一个高电平脉冲时,移位寄存器中具有使得输出波形呈现高电平的上拉节点和使其回复低电平的下拉节点,当上拉节点与下拉节点相互控制并相互干扰时,易产生电路振荡问题,移位寄存器所输出的波形容易发生失真或紊乱等现象,从而使得移位寄存器的稳定性较差,影响了显示器的显示效果。
[0029]本发明实施例提供了一种移位寄存器,如图1所示,图1为本发明一个实施例所提供的移位寄存器的结构示意图,其中,该移位寄存器包括:第一开关至第七开关T0-T6、第一节点HJ和第二节点H),以及输出信号端Gn;第一开关TO由第一输入信号SET控制,用于将第一电平信号VGH传输至第一节点PU;第二开关Tl由第二输入信号Gn+Ι控制,用于将第二电平信VGL号传输至第一节点PU;第三开关T2由第二节点PD的电平控制,用于将第二电平信号VGL传输至第一节点PU;第四开关T3由第一控制信号控制,用于将第二电平信号VGL传输至第二节点H);第五开关T4由第一节点PU的电平控制,用于将第一时钟信号CKB传输至输出信号端Gn;第六开关T5由第二节点H)的电平控制,用于将第二电平信号VGL传输至输出信号端Gn;第七开关T6由第二时钟信号CK控制,用于将第二电平信号VGL传输至输出信号端Gn;其中,移位寄存器还包括第一控制信号端10,第一控制信号端10向第四开关T3的控制端提供第一控制信号。
[0030]本发明实施例所提供的移位寄存器中,第四开关由第一控制信号端提供的第一控制信号控制,用于将第二电平信号传输至第二节点,而第一控制信号端不受第一节点的电压影响,从而使得第二节点不再由第一节点控制,从而避免了当第一节点出现问题时,第二节点也无法正常工作的问题,提高了移位寄存器的稳定性。
[0031]在本发明的一个实施例中,如图2所示,图2为本发明另一个实施例所提供的移位寄存器的结构示意图,其中,移位寄存器还包括控制信号源20,控制信号源20与第一控制信号端10电连接,为第一控制信号端10提供第一控制信号,通过第一控制信号端10将第一控制信号传输给第四开关T3,控制第四开关T3的导通与截止。但本发明对此并不做限定,在本发明的其他实施例中,移位寄存器通过级联的方式应用于栅极驱动电路时,第一控制信号端还可以与其他移位寄存器的输出端电连接,由其他移位寄存器的输出信号进行控制,以简化移位寄存器和包括该移位寄存器的栅极驱动电路的电路结构,其具体电连接关系在后文中进行描述,这里不再赘述。
[0032]在本发明的一个可选实施例中,第一电平信号VGH为高电平信号,第二电平信号VGL为低电平信号,第一节点PU为上拉节点,第二节点PD为下拉节点,第二时钟信号CK为第一时钟信号CKB的反向信号。但本发明对此并不做限定,具体视情况而定。
[0033]在本发明的一个实施例中,移位寄存器还包括:第一输入信号端、第二输入信号端、第一时钟信号端、第二时钟信号端、第一电平信号端和第二电平信号端;其中,第一输入信号端用于接收第一输入信号SET,第二输入信号端用于接收第二输入信号Gn+Ι,第一时钟信号端用于接收第一时钟信号CKB,第二时钟信号端用于接收第二时钟信号CK,第一电平信号端用于接收第一电平信号VGH,第二电平信号端用于接收第二电平信号VGL,且,第一开关TO的控制端与第一输入信号端连接,第一开关TO的第一端与第一电平信号端连接,第一开关TO的第二端与第一节点PU连接;第二开关Tl的控制端与第二输入信号端连接,第二开关Tl的第一端与第二电平信号端连接,第二开关Tl的第二端与第一节点PU连接;第三开关T2的控制端与第二节点PD连接,第三开关T2的第一端与第二电平信号端连接,第三开关T2的第二端与第一节点PU连接;第四开关T3的控制端与第一控制信号端连接,第四开关T3的第一端与第二电平信号端连接,第四开关T3的第二端与第二节点PD连接;第五开关T4的控制端与第一节点PU连接,第五开关T4的第一端与第一时钟信号输入端连接,第五开关T4的第二端与输出信号端连接;第六开关T5的控制端与第二节点H)连接,第六开关T5的第一端与第二电平信号端连接,第六开关T5的第二端与输出信号端连接;第七开关T6的控制端与第二时钟信号端连接,第七开关Τ6的第一端与第二电平信号端连接,第七开关Τ6的第二端与输出信号端连接。
[0034]需要说明的是,在上述实施例中,第一输入信号端的信号来源可以为触发信号源输出的触发信号STP,也可以为与该移位寄存器位于同一组的上一级或下一级移位寄存器的输出信号,同理,第二输入信号端的信号来源也可以为与该移位寄存器位于同一组的下一级或上一级移位寄存器的输出信号,本发明对此并不做限定,具体视包括该移位寄存器的驱动电路的扫描方式和该移位寄存器在该驱动电路中的电连接位置而定。
[0035]在本发明的一个实施例中,移位寄存器还包括:第一电容Cl和第二电容C2,其中,第一电容Cl的第一端与第一时钟信号端连接,第一电容Cl的第二端与第二节点H)连接;第二电容C2的第一端与第一节点PU连接,第二电容C2的第二端与输出信号端连接。在本实施例中,第一电容Cl用于在第四开关T3截止时,将第一时钟信号耦合至第二节点ro,使得第二节点PD随着第一时钟信号的变化而变化;第二电容C2用于在第五开关T4截止时,将输出信号端输出的信号耦合至第一节点PU,使得第一节点HJ的信号随着输出信号端输出的信号的变化而变化。
[0036]在本发明的一个实施例中,移位寄存器还包括:第八开关T7和第九开关T8,其中,第八开关T7由复位信号Reset控制,用于将第二电平信号VGL传输至第一节点PU;第九开关T8由复位信号Reset控制,用于将第二电平信号VGL传输至输出端。
[0037]可选的,在本发明的一个具体实施例中,移位寄存器还包括:复位信号端,用于接收复位信号Reset;第八开关T7的控制端与复位信号端连接,第八开关T7的第一端与第二电平信号端连接,第八开关T7的第二端与第一节点PU连接;第九开关T8的控制端与复位信号端连接,第九开关T8的第一端与第二电平信号端连接,第九开关T8的第二端与输出信号端连接。需要说明的是,在本发明实施例中,复位信号端的输入信号可以来源于复位信号源,也可以来源于与该移位寄存器位于同一组的上一级或下一级移位寄存器的输出信号端输出的信号,本发明对此并不做限定,具体视情况而定。
[0038]在本发明的一个可选实施例中,第一开关TO至第九开关T8为PMOS晶体管或匪OS晶体管,第一开关至第九开关T0-T8的控制端为晶体管的栅极,第一端和第二端分别为晶体管的源极和漏极。
[0039]由上所述可知,本发明实施例所提供的移位寄存器中,第四开关由第一控制信号端提供的第一控制信号控制,用于将第二电平信号传输至第二节点,而第一控制信号端不受第一节点的电压影响,从而使得第二节点不再由第一节点控制,从而避免了当第一节点出现问题时,第二节点也无法正常工作的问题,提高了移位寄存器的稳定性。
[0040]相应的,本发明实施例还提供了一种栅极驱动电路,如图3所示,图3为本发明一个实施例所提供的栅极驱动电路的电路结构示意图,其中,栅极驱动电路包括:n级移位寄存器,η级移位寄存器包括m个移位寄存器组,每一移位寄存器组中的移位寄存器以级联方式电连接,移位寄存器为上述任一实施例所提供的移位寄存器,m,n为正整数,且m>l,n>l。具体的,在本发明实施例中,当栅极驱动电路正向扫描时,位于同一移位寄存器组中第一级移位寄存器的第一输入信号控制端与外界触发信号STP电连接,其余各移位寄存器的信号输出端与其下一级的移位寄存器的第一输入信号端电连接;当栅极驱动电路反向扫描时,位于同一移位寄存器组中最后一级移位寄存器的第一输入信号端与外界触发信号STP电连接,其余各移位寄存器的信号输出端与其上一级的移位寄存器的第一输入信号端电连接。
[0041]在本发明的一个实施例中,每一移位寄存器中的第一控制信号端L3电连接一个控制信号源,由控制信号源提供第一控制信号;在本发明的另一个实施例中,η级移位寄存器中所有移位寄存器或位于同一移位寄存器组中的各移位寄存器的第一控制信号端L3电连接同一控制信号源,由控制信号源分别为其提供对应的第一控制信号端提供第一控制信号,以简化栅极驱动电路的结构;在本发明的又一个实施例中,栅极驱动电路中不设置控制信号源,每一移位寄存器中的第一控制信号端电连接至其他移位寄存器,由其他移位寄存器提供第一控制信号。
[0042]本发明实施例所提供的栅极驱动电路中,各移位寄存器的第四开关由第一控制信号端提供的第一控制信号控制,用于将第二电平信号传输至第二节点,而第一控制信号端不受第一节点的电压影响,从而使得第二节点不再由第一节点控制,从而避免了当第一节点出现问题时,第二节点也无法正常工作的问题,提高了移位寄存器的稳定性,进而提高了栅极驱动电路的稳定性。下面以当栅极驱动电路中不设置控制信号源,每一移位寄存器中的第一控制信号端电连接至其他移位寄存器,由其他移位寄存器提供第一控制信号为例,对本发明实施例所提供的栅极驱动电路进行说明。
[0043]在本发明的一个实施例中,当栅极驱动电路的扫描方式为正向扫描时,如图3所示,第i级移位寄存器的第一控制信号端接收第1-Ι级移位寄存器的输出信号,第i级移位寄存器与第1-ι级移位寄存器分别属于两个移位寄存器组,另外,参考图4,图4是图3中栅极驱动电路的第i级移位寄存器的结构示意图,其中,第i级移位寄存器的第一控制信号端接收第1-Ι级移位寄存器的输出信号Gn-1,用于对下拉节点H)进行控制;在本发明的另一个实施例中,当栅极驱动电路的扫描方式为反向扫描时,第i级移位寄存器的第一控制信号端接收第i+Ι级移位寄存器的输出信号,第i级移位寄存器与第i+Ι级移位寄存器分别属于两个移位寄存器组。需要说明的是,虽然本发明实施例的附图是以η级移位寄存器包括2个移位寄存器组进行示意的,但本发明对此并不做限定,当3个、4个或更多个级移位寄存器组时,上述各级移位寄存器的电连接关系同样适用。
[0044]在本发明的又一个实施例中,当η级移位寄存器包括3个移位寄存器组时,当栅极驱动电路的扫描方式为正向扫描时,第i级移位寄存器的第一控制信号端接收第1-Ι或第i_2级移位寄存器的输出信号,第i级移位寄存器与第1-Ι级移位寄存器、第i_2级移位寄存器分别属于不同的移位寄存器组;在本发明的另一个实施例中,当栅极驱动电路的扫描方式为反向扫描时,第i级移位寄存器的第一控制信号端接收第i + Ι或第i+2级移位寄存器的输出信号,第i级移位寄存器与第i+Ι级移位寄存器、第i+2级移位寄存器分别属于不同移位寄存器组。
[0045]同理,当η级移位寄存器包括m个移位寄存器组时,当栅极驱动电路的扫描方式为正向扫描时,第i级移位寄存器的第一控制信号端接收第1-ρ级移位寄存器的输出信号,第i级移位寄存器与第1-ρ级移位寄存器分别属于不同的移位寄存器组;在本发明的另一个实施例中,当栅极驱动电路的扫描方式为反向扫描时,第i级移位寄存器的第一控制信号端接收第i+P级移位寄存器的输出信号,第i级移位寄存器与第i+P级移位寄存器分别属于不同移位寄存器组。其中,P可以为[I,m)中的任一正整数,包括端点值I,但不包括端点值m。
[0046]需要说明的是,在上述任一实施例中,位于不同组同一行的移位寄存器的触发信号之间有预设时间的信号延迟,其中,预设时间大于零,小于一个脉冲的宽度。
[0047]在本发明的一个实施例中,栅极驱动电路还包括:输入信号线、时钟信号线以及复位信号线,其中,输入信号线向每一移位寄存器组的第一级移位寄存器提供触发信号STP,每一移位寄存器组中的其余各级移位寄存器的第一输入信号为前一级移位寄存器的输出信号,和/或,输入信号线向每一移位寄存器组的最后一级移位寄存器提供触发信号STP,每一移位寄存器组中的其余各级移位寄存器的第二输入信号为后一级移位寄存器的输出信号;各时钟信号线向各移位寄存器组中的移位寄存器提供第一时钟信号CKB和第二时钟信号CK;复位信号线向各移位寄存器组中的移位寄存器提供复位信号Reset,使移位寄存器处于复位状态。可选的,在本发明的一个实施例中,当各输入信号线向每一移位寄存器组的第一级移位寄存器提供第一输入信号,每一移位寄存器组中的其余各级移位寄存器的第一输入信号为前一级移位寄存器的输出信号时,各移位寄存器对应的复位信号线的信号来源于与其位于同一移位寄存器组的下一级移位寄存器的输出信号端输出的信号;当各输入信号线向每一移位寄存器组的最后一级移位寄存器提供第二输入信号,每一移位寄存器组中的其余各级移位寄存器的第二输入信号为后一级移位寄存器的输出信号时,各移位寄存器对应的复位信号线的信号来源于与其位于同一移位寄存器组的上一级移位寄存器的输出信号端输出的信号,以简化栅极驱动电路的电路结构,但本发明对此并不做限定,具体视情况而定。
[0048]此外,本发明实施例还提供了一种阵列基板及包括该阵列基板的显示面板。如图5所示,图5为本发明一个实施例所提供的阵列基板的结构示意图,该阵列基板包括:多条栅极线Gate、与栅极线Gate绝缘相交的多条数据线S、由栅极线Gate和数据线S围合而成呈阵列排布的像素阵列100和设置在阵列基板至少一侧的上述任一实施例所提供的栅极驱动电路200,每一移位寄存器(图中未示出)的输出端与一条栅极线相连,图中所示栅极线的数量仅为示例,具体数量视具体的情况而定,在此不再赘述。
[0049]综上所述,本发明实施例所提供的移位寄存器、包括该移位寄存器的栅极驱动电路、包括该栅极驱动电路的阵列基板以及包括该阵列基板的显示面板,包括:第一开关至第七开关、第一节点和第二节点,以及输出信号端,其中,第四开关由第一控制信号控制,用于将第二电平信号传输至第二节点,而不再由第一节点控制,从而避免了当第一节点出现问题时,第二节点也无法正常工作的问题,提高了移位寄存器的稳定性,进而提高了包括该移位寄存器的栅极驱动电路和包括该栅极驱动电路的阵列基板、包括该阵列基板的显示装置的稳定性。
[0050]本说明书中各个实施例采用递进的方式描述,每个实施例重点说明的都是与其他实施例的不同之处,各个实施例之间相同相似部分互相参见即可。对于实施例公开的装置而言,由于其与实施例公开的方法相对应,所以描述的比较简单,相关之处参见方法部分说明即可。
[0051]对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下,在其它实施例中实现。因此,本发明将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
【主权项】
1.一种移位寄存器,其特征在于,包括第一开关至第七开关、第一节点和第二节点,以及输出信号端; 所述第一开关由第一输入信号控制,用于将第一电平信号传输至所述第一节点; 所述第二开关由第二输入信号控制,用于将第二电平信号传输至所述第一节点; 所述第三开关由所述第二节点的电平控制,用于将所述第二电平信号传输至所述第一节点; 所述第四开关由第一控制信号控制,用于将所述第二电平信号传输至所述第二节点; 所述第五开关由所述第一节点的电平控制,用于将第一时钟信号传输至所述输出信号端; 所述第六开关由所述第二节点的电平控制,用于将所述第二电平信号传输至所述输出信号端; 所述第七开关由第二时钟信号控制,用于将所述第二电平信号传输至所述输出信号端; 其中,所述移位寄存器还包括第一控制信号端,所述第一控制信号端向所述第四开关的控制端提供所述第一控制信号。2.根据权利要求1所述的移位寄存器,其特征在于,所述第一电平信号为高电平信号,所述第二电平信号为低电平信号,所述第一节点为上拉节点,所述第二节点为下拉节点,所述第二时钟信号为所述第一时钟信号的反向信号。3.根据权利要求1所述的移位寄存器,其特征在于,还包括第一输入信号端、第二输入信号端、第一时钟信号端、第二时钟信号端、第一电平信号端和第二电平信号端; 所述第一开关的控制端与所述第一输入信号端连接,所述第一开关的第一端与所述第一电平信号端连接,所述第一开关的第二端与所述第一节点连接; 所述第二开关的控制端与所述第二输入信号端连接,所述第二开关的第一端与所述第二电平信号端连接,所述第二开关的第二端与所述第一节点连接; 所述第三开关的控制端与所述第二节点连接,所述第三开关的第一端与所述第二电平信号端连接,所述第三开关的第二端与所述第一节点连接; 所述第四开关的控制端与所述第一控制信号端连接,所述第四开关的第一端与所述第二电平信号端连接,所述第四开关的第二端与所述第二节点连接; 所述第五开关的控制端与所述第一节点连接,所述第五开关的第一端与所述第一时钟信号端连接,所述第五开关的第二端与所述输出信号端连接; 所述第六开关的控制端与所述第二节点连接,所述第六开关的第一端与所述第二电平信号端连接,所述第六开关的第二端与所述输出信号端连接; 所述第七开关的控制端与所述第二时钟信号端连接,所述第七开关的第一端与所述第二电平信号端连接,所述第七开关的第二端与所述输出信号端连接。4.根据权利要求3所述的移位寄存器,其特征在于,还包括第一电容和第二电容; 所述第一电容的第一端与所述第一时钟信号端连接,所述第一电容的第二端与所述第二节点连接; 所述第二电容的第一端与所述第一节点连接,所述第二电容的第二端与所述输出信号端连接。5.根据权利要求1?4任一项所述的移位寄存器,其特征在于,还包括第八开关和第九开关; 所述第八开关由复位信号控制,用于将所述第二电平信号传输至所述第一节点; 所述第九开关由所述复位信号控制,用于将所述第二电平信号传输至所述输出端。6.根据权利要求5所述的移位寄存器,其特征在于,还包括复位信号端; 所述第八开关的控制端与所述复位信号端连接,所述第八开关的第一端与所述第二电平信号端连接,所述第八开关的第二端与所述第一节点连接; 所述第九开关的控制端与所述复位信号端连接,所述第九开关的第一端与所述第二电平信号端连接,所述第九开关的第二端与所述输出信号端连接。7.根据权利要求6所述的移位寄存器,其特征在于,所述第一开关至第九开关为PMOS晶体管或NMOS晶体管,所述第一开关至第九开关的所述控制端为晶体管的栅极,所述第一端和所述第二端分别为晶体管的源极和漏极。8.一种栅极驱动电路,其特征在于,所述栅极驱动电路包括η级移位寄存器,所述η级移位寄存器包括m个移位寄存器组,每一所述移位寄存器组中的移位寄存器以级联方式电连接,所述移位寄存器为权利要求1-7任意一项所述的移位寄存器,m,n为正整数,且m>l,n>19.根据权利要求8所述的栅极驱动电路,其特征在于,所述第i级移位寄存器的所述第一控制信号端接收第1-ρ级移位寄存器的输出信号,所述第i级移位寄存器与所述第1-ρ级移位寄存器分别属于不同的移位寄存器组; 或者,所述第i级移位寄存器的所述第一控制信号端接收第i+P级移位寄存器的输出信号,所述第i级移位寄存器与所述第i+P级移位寄存器分别属于不同移位寄存器组;其中,P可以为[I,m)中的任一正整数,包括端点值I,但不包括端点值m。10.根据权利要求9所述的栅极驱动电路,其特征在于,第i级移位寄存器的所述第一控制信号端接收第1-Ι级移位寄存器的输出信号,所述第i级移位寄存器与所述第1-Ι级移位寄存器分别属于两个不同的移位寄存器组; 或者,第i级移位寄存器的所述第一控制信号端接收第i + Ι级移位寄存器的输出信号,所述第i级所述移位寄存器与所述第i+Ι级移位寄存器分别属于两个不同的移位寄存器组。11.根据权利要求8所述的栅极驱动电路,其特征在于,所述栅极驱动电路还包括输入信号线、时钟信号线以及复位信号线,其中, 各所述输入信号线向每一所述移位寄存器组的第一级移位寄存器提供第一输入信号,每一所述移位寄存器组中的其余各级移位寄存器的第一输入信号为前一级移位寄存器的输出信号,和/或,各所述输入信号线向每一所述移位寄存器组的最后一级移位寄存器提供第二输入信号,每一所述移位寄存器组中的其余各级移位寄存器的第二输入信号为后一级移位寄存器的输出信号; 各所述时钟信号线向各所述移位寄存器组中的移位寄存器提供时钟信号; 所述复位信号线向各所述移位寄存器组中的移位寄存器提供复位信号,使所述移位寄存器处于复位状态。12.—种阵列基板,其特征在于,包括多条栅极线、与所述栅极线绝缘相交的多条数据线、由所述栅极线和所述数据线围合而成呈阵列排布的像素阵列和设置在所述阵列基板至少一侧的如权利要求8至11任一项所述的栅极驱动电路,每一所述移位寄存器的输出端与一条所述栅极线相连。13.—种显示装置,其特征在于,包括权利要求12所述的阵列基板。
【文档编号】G09G3/20GK106024065SQ201610333143
【公开日】2016年10月12日
【申请日】2016年5月18日
【发明人】符鞠建, 吴天, 吴天一
【申请人】上海天马微电子有限公司, 天马微电子股份有限公司
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