一种用于dram中的高速离线驱动器的制造方法
【技术领域】
[0001]本实用新型涉及一种用于DRAM中的高速离线驱动器。
【背景技术】
[0002]如图1所示，DRAM中每个O⑶里面包括8个驱动模块。其中控制信号sel〈8:1>分别控制8个驱动模块的使能输出。当sel〈x>(其中X为I到8的整数)为高电平时，驱动模块X开启，输入数据data_in通过驱动模块传到data_out ；当sel〈x>为低电平时，驱动模块X关闭，输出为高阻态。所以通过设置sel〈8:l>可以控制O⑶的输出阻抗。其中data_in/data_out是高速数据信号，sel<8:1>是静态控制信号。
[0003]如图2所示，每个驱动模块的示意图，具体工作过程如下:
[0004]当控制信号sel为低电平时，与非门(NAND)的输出信号(bdata_pfet)为高电平，所以P型MOS管(Pout)处于关闭状态。同时低电平信号sel通过反相器(INV)后变成高电平信号(sel_n);高电平信号(sel_n)通过或非门(NOR)后，变成低电平信号bdata_nfet，所以η型MOS管(Nout)处于关闭状态，所以当sel为低电平时，驱动模块输出为高阻态。
[0005]当控制信号sel为高电平时，输入数据data_in通过与非门NAND和或非门NOR后，分别变成数据信号bdata_pfet和数据信号bdata_nfet。数据信号bdata_pfet和数据信号bdata_nfet的极性一致，分别控制p型MOS管Pout和η型MOS管Nout栅极。在高速DRAM中，要保证O⑶的输出data_out的占空比为50 %，以及data_out上升沿的电压转换速率(slew-rate)和下降沿的电压转换速率(slew-rate) —致，必须保证信号数据信号bdata_Pfet和数据信号bdata_nfet完全匹配。但是传统的与非门NAND和或非门NOR(如图3、图4所示)，没有办法保证这种匹配，具体工作过程如下:当控制信号sel等于高电平时，sel_η等于低电平，data_in通过与非门NAND时，电流通过I个p型MOS管(PO)以及2个串行的η型MOS管(NO和NI) ；data_in通过或非门NOR时，电流通过2个串行的p型MOS管(PO及Pl)以及I个η型MOS管。这种差别导致信号bdata_pfet和bdata_nfet失配，随着电压、温度以及工艺的变化，这种失配更加明显。
【发明内容】
[0006]为了解决现有的离线驱动器无法保证输出信号data_out的占空比为50%，以及输出信号data_out上升沿的电压转换速率和下降沿的电压转换速率一致的技术问题，本实用新型提供一种用于DRAM中的高速离线驱动器。
[0007]本实用新型的技术解决方案:
[0008]一种用于DRAM中的高速离线驱动器，包括反相器(INV)、与非门(NAND)、或非门(NOR)、P型MOS管(Pout)以及η型MOS管(Nout)，其特殊之处在于:所述与非门和或非门的上升沿匹配，所述与非门和或非门的下降沿匹配。
[0009]上述与非门NAND包括P型MOS管PO、ρ型MOS管Pl、ρ型MOS管Ρ2、η型MOS管NO、η型MOS管NI以及η型MOS管Ν2，输入数据data_in分别输入到p型MOS管PO和η型MOS管NO的栅端，控制信号sel输入到p型MOS管P2和η型MOS管NI的栅端，ρ型MOS管Pl的源端接电源，ρ型MOS管Pl的栅端接地，ρ型MOS管Pl的漏端与ρ型MOS管PO的源端莲接，η型MOS管NO的漏端与η型MOS管NI的源端连接，η型MOS管NI的漏端接地，ρ型MOS管Ρ2的源端接电源，η型MOS管Ν2的栅端和漏端均接地，ρ型MOS管PO的漏端、η型MOS管NO的源端、ρ型MOS管Ρ2的漏端以及η型MOS管Ν2的源端均连接后与ρ型MOS管(Pout)的栅端连接。
[0010]上述或非门包括P型MOS管Ρ3、P型MOS管Ρ4、ρ型MOS管Ρ5、η型MOS管Ν3、η型MOS管Ν4以及η型MOS管Ν5，输入数据data_in分别输入到ρ型MOS管P3和η型MOS管Ν3的栅端，所述反相器(INV)的输出端输出反相控制信号sel_n，反相控制信号sel_n输入到ρ型MOS管P4和η型MOS管Ν5的栅端，ρ型MOS管Ρ4的源端接电源，ρ型MOS管Ρ4的漏端与P型MOS管Ρ3的源端连接，η型MOS管Ν3的漏端与η型MOS管Ν4的源端连接，η型MOS管Ν4的漏端接地，ρ型MOS管Ρ5的源端和栅端均接电源，η型MOS管Ν5的漏端接地，P型MOS管Ρ3的漏端、η型MOS管Ν3的源端、ρ型MOS管Ρ5的漏端以及η型MOS管Ν5的源端均连接后与η型MOS管(Nout)的栅端连接。
[0011]本实用新型所具有的优点:
[0012]采用本实用新型的结构，可以保证在DRAM中，数据信号bdata_pfet和数据信号bdata_nfet完全匹配，离线驱动器O⑶的输出data_out的占空比为50%，以及输出数据data_out上升沿的电压转换速率(slew-rate)和下降沿的电压转换速率(slew-rate) —致。
【附图说明】
[0013]图1为用于DRAM中的高速离线驱动器的整体结构示意图；
[0014]图2为驱动模块的原理示意图；
[0015]图3为驱动模块中传统的与非门结构示意图；
[0016]图4为驱动模块中传统的或非门结构示意图；
[0017]图5为驱动模块中本实用新型的与非门结构示意图；
[0018]图6为驱动模块中本实用新型的或非门结构示意图。
【具体实施方式】
[0019]一种用于DRAM中的高速离线驱动器，包括反相器(INV)、与非门
[0020](NAND)、或非门(NOR)、ρ型MOS管(Pout)以及η型MOS管(Nout)。与非门和或非门的上升沿匹配，与非门和或非门的下降沿匹配。
[0021]如图5所示，与非门NAND包括ρ型MOS管PO、ρ型MOS管Ρ1、ρ型MOS管Ρ2、η型MOS管NO、η型MOS管NI以及η型MOS管Ν2，输入数据data_in分别输入到ρ型MOS管PO和η型MOS管NO的栅端，控制信号sel输入到ρ型MOS管P2和η型MOS管NI的栅端，ρ型MOS管Pl的源端接电源，ρ型MOS管Pl的栅端接地，ρ型MOS管Pl的漏端与ρ型MOS管PO的源端莲接，η型MOS管NO的漏端与η型MOS管NI的源端连接，η型MOS管NI的漏端接地，ρ型MOS管Ρ2的源端接电源，η型MOS管Ν2的栅端和漏端均接地，ρ型MOS管PO的漏端、η型MOS管NO的源端、ρ型MOS管Ρ2的漏端以及η型MOS管Ν2的源端均连接后与ρ型MOS管(Pout)的栅端连接。
[0022]如图6所示，或非门包括ρ型MOS管P3、p型MOS管P4、p型MOS管P5、n型MOS管N3、n型MOS管N4以及η型MOS管Ν5，输入数据data_in分别输入到ρ型MOS管P3和η型MOS管Ν3的栅端，反相器(INV)的输出端输出反相控制信号sel_n，反相控制信号sel_n输入到ρ型MOS管P4和η型MOS管Ν5的栅端，ρ型MOS管Ρ4的源端接电源，ρ型MOS管Ρ4的漏端与P型MOS管Ρ3的源端连接，η型MOS管Ν3的漏端与η型MOS管Ν4的源端连接，η型MOS管Ν4的漏端接地，ρ型MOS管Ρ5的源端和栅端均接电源，η型MOS管Ν5的漏端接地，P型MOS管Ρ3的漏端、η型MOS管Ν3的源端、ρ型MOS管Ρ5的漏端以及η型MOS管Ν5的源端均连接后与η型MOS管(Nout)的栅端连接。
[0023]控制过程:
[0024]当控制信号sel为高电平时，sel_n为低电平，data_in通过NAND时，电流通过2个串行ρ型MOS管(PO及Pl)以及2个串行的η型MOS管(NO和NI) ;data_in通过NOR时，电流通过2个串行ρ型MOS管(P3及P4)以及2个串行的η型MOS管(Ν3和Ν4)。数据通过NAND和NOR上的路径完全一致，信号bdata_pfet和bdata_nfet可以做到完全匹配。
【主权项】
1.一种用于DRAM中的高速离线驱动器，包括反相器、与非门、或非门、P型MOS管以及η型MOS管，其特征在于:所述与非门和或非门的上升沿匹配，所述与非门和或非门的下降沿匹配。
2.根据权利要求1所述的用于DRAM中的高速离线驱动器，其特征在于:所述与非门包括P型MOS管PO、P型MOS管Ρ1、P型MOS管Ρ2、η型MOS管NO、η型MOS管NI以及η型MOS管Ν2，输入数据data_in分别输入到p型MOS管PO和η型MOS管NO的栅端，控制信号seI输入到P型MOS管Ρ2和η型MOS管NI的栅端，ρ型MOS管Pl的源端接电源，P型MOS管Pl的栅端接地，ρ型MOS管Pl的漏端与ρ型MOS管PO的源端莲接，η型MOS管NO的漏端与η型MOS管NI的源端连接，η型MOS管NI的漏端接地，ρ型MOS管Ρ2的源端接电源，η型MOS管Ν2的栅端和漏端均接地，ρ型MOS管PO的漏端、η型MOS管NO的源端、ρ型MOS管Ρ2的漏端以及η型MOS管Ν2的源端均连接后与ρ型MOS管的栅端连接。
3.根据权利要求1或2所述的用于DRAM中的高速离线驱动器，其特征在于:所述或非门包括ρ型MOS管Ρ3、ρ型MOS管Ρ4、ρ型MOS管Ρ5、η型MOS管Ν3、η型MOS管Ν4以及η型MOS管Ν5，输入数据data_in分别输入到ρ型MOS管P3和η型MOS管Ν3的栅端，所述反相器(INV)的输出端输出反相控制信号sel_n，反相控制信号sel_n输入到ρ型MOS管Ρ4和η型MOS管Ν5的栅端，ρ型MOS管Ρ4的源端接电源，ρ型MOS管Ρ4的漏端与ρ型MOS管Ρ3的源端连接，η型MOS管Ν3的漏端与η型MOS管Ν4的源端连接，η型MOS管Ν4的漏端接地，ρ型MOS管Ρ5的源端和栅端均接电源，η型MOS管Ν5的漏端接地，ρ型MOS管Ρ3的漏端、η型MOS管Ν3的源端、ρ型MOS管Ρ5的漏端以及η型MOS管Ν5的源端均连接后与η型MOS管的栅端连接。
【专利摘要】本实用新型涉及一种用于DRAM中的高速离线驱动器，包括反相器、与非门、或非门、p型MOS管以及n型MOS管，所述与非门包括p型MOS管P0、p型MOS管P1、p型MOS管P2、n型MOS管N0、n型MOS管N1以及n型MOS管N2。采用本实用新型的结构，可以保证在DRAM中，数据信号bdata_pfet和数据信号bdata_nfet完全匹配，离线驱动器OCD的输出data_out的占空比为50％，以及输出数据data_out上升沿的电压转换速率(slew-rate)和下降沿的电压转换速率(slew-rate)一致。
【IPC分类】G11C11-4063
【公开号】CN204332376
【申请号】CN201420815276
【发明人】刘海飞
【申请人】西安华芯半导体有限公司
【公开日】2015年5月13日
【申请日】2014年12月18日