一种新型NOR Flash译码电路的制作方法
【技术领域】
[0001] 本实用新型涉及电路技术领域，尤其涉及一种新型NORFlash译码电路。
【背景技术】
[0002] NORFlash和NANDFlash是现在市场上两种主要的非易失闪存技术，NORFlash 的特点是芯片内执行（XIP，executeInPlace)，这样应用程序可以直接在Flash闪存内运 行，不必再把代码读到系统RAM中，因此稳定性和传输效率很高，这很适合用于嵌入式系统 作为NORFLASHROM。目前，NORFLASH已在S0C芯片中广泛应用。
[0003] 所有的存储器（或I/O接口）都以地址来相互区分，根据访问存储器（或访问1/ 〇接口）指令中的地址信息，其地址译码电路产生相应的地址选中信号，以选中所需的存储 器（或I/O接口）。
[0004] 现有NORFlash的译码电路采用的是NM0S和PM0S混合译码的方式，采用此方式 所设计的译码电路由于需要分别引入N阱和P阱，因此所占的面积较大，不利于NORFlash 存储密度的提高，译码电路在NORflash中，负责把不同工作状态下的电压传输给cell，分 Y方向（传输给cell的drain)和X方向（传输给cell的wordline)两个方向的译码，其 中的X方向既要传输正电压又要传输负电压，使得电路会很复杂，占用很大的面积，因此也 就增加了单位存储量的成本，此外现有NORFlash译码电路的读写速度较慢也是亟待解决 的问题。 【实用新型内容】
[0005] 本实用新型目的在于提供一种新的NORFlash译码电路，来减小译码电路的面积 并增加读写速度。
[0006] 具体技术方案如下：
[0007] 本实用新型提供一种新型NORFlash译码电路，所述电路由NM0S管阵列组成：
[0008] 第一横排NM0S管的源极接不同的PS引线，栅极接相同的PG引线，漏极与第二横 排匪0S管的源极相连，并分别引出字线WL，其中PS表示wordline所需的正压信号，一个 bank共用；PG表不传输正压PS的信号，一个sector共用。
[0009] 第二横排NM0S管的源极与第一横排NM0S管的漏极相连，栅极接相同的NG，漏极与 位于第三横排的NM0S管的源极相连，其中NG表示传输零或者负压的信号，一个sector共 用。
[0010] 第三横排只包含一个NM0S管，其源极与第二横排的NM0S管的漏极相连，栅极接片 选信号CHIPG，漏极接PG。
[0011] 进一步地，NM0S管阵列共包括2N+1(N彡1)个NM0S管，其中第一横排NM0S管和 第二横排NM0S管的数量一样，都为N(N多1)个，第三横排NM0S管数量为1个，NM0S的个 数会根据结构的不同。
[0012] 进一步地，第三横排NM0S管的宽长比大于第二横排NM0S管的宽长比，第二横排 NMOS管的宽长比大于第一横排NMOS管的宽长比。NMOS管的宽长比越大，电流增大，这样电 路的读取速度会加快。
[0013] 进一步地，当执行写操作时，PG引线端加5V至15V的电压，NG端接0V电压，CHIPG 端接电源电压，PS引线端可选择接4V至12V的电压或者接0V电压；
[0014] 当执行擦除操作时，PS引线端均接0V电压，NG端接0V电压，PG引线端可选择 接-5V至-12V的电压或者接0V电压。
[0015] 进一步地，当执行写操作时，对于选中的sector，PG引线端加5V至15V电压，NG 端接0V电压，CHIPG端接电源电压，选中的PS引线端加4V至12V电压，未选中的PS端接 0V电压；
[0016] 对于与选中的所述sector同一个bank的未选中sector，PG引线端加0V电压，NG 端接电源电压，CHIPG端接电源电压，选中的PS引线端加4V至12V电压，未选中的PS端接 0V电压；
[0017] 对于与选中的所述sector不同bank的未选中sector，PG引线端加0V电压，NG 端接电源电压，CHIPG端接电源电压，PS端接0V电压。
[0018] 当执行擦除操作时，PS引线端均接0V电压，NG端接0V电压，PG引线端对于选中 的接-5V至-12V电压，没有选中的接0V电压；CHIPG端对于选中的bank接0V电压，未选 中的sector接-5V至-12V电压。
[0019] 与现有技术相比，采用本实用新型提供的技术方案具有如下优点：通过只采用 NMOS译码的方式，避免了引入PM0S所需的N讲，减小了电路面积，同时通过组合不同尺寸的 NMOS管提高了电路的读取速度。
【附图说明】
[0020] 图1为根据本实用新型的实施例的一种新型NORFlash译码电路的示意图。
【具体实施方式】
[0021] 下面详细描述本实用新型的实施例。
[0022] 所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类 似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅 用于解释本实用新型，而不能解释为对本实用新型的限制。下文的公开提供了许多不同的 实施例或例子用来实现本实用新型的不同结构。为了简化本实用新型的公开，下文中对特 定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本实用新型。 此外，本实用新型可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清 楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本实用新型提供 了的各种特定的电路和器件的例子，但是本领域普通技术人员可以意识到其他电路的可应 用于性和/或其他器件的使用。
[0023] 本实用新型提供了一种NORFlash译码电路。下面，将结合图1通过本实用新型 的一个实施例对此电路进行具体描述。如图1所示，本实用新型所提供的NORFlash译码 电路包括以下部分：
[0024] 本实用新型所述NORFlash译码电路包括：
[0025] 如图1，第一横排NMOS管的源极接不同的PS引线，栅极接相同的PG引线，漏极与 第二横排NM0S管的源极相连，并分别引出字线WL;
[0026] 第二横排NM0S管的源极与第一横排NM0S管的漏极相连，栅极接相同的NG，漏极 与位于第三横排的NM0S管的源极相连；
[0027] 第三横排只包含一个NM0S管，其源极与第二横排的NM0S管的漏极相连，栅极接片 选信号CHIPG，漏极接PG。
[0028] 其中NM0S管阵列共包括33个NM0S管，其中第一横排NM0S管和第二横排NM0S管 分别包括16个NM0S管，第三横排NM0S管数量为1个；另外NM0S的个数会根据结构的不 同，也可以第一横排和第二横排为8个，第三横排的一个。
[0029] 同时，第三横排NM0S管的宽长比大于第二横排NM0S管的宽长比，第二横排NM0S 管的宽长比大于第一横排NM0S管的宽长比。
[0030] 当执行写操作时，对于选中的sector，PG引线端加11V电压，NG端接0V，CHIPG 端接电源电压VCC，选中的PS引线端加8V电压，未选中的PS端接0V电压；对于与选中的 sector同一个bank的没有选中的sector，PG引线端加0V电压，NG端接电源电压VCC， CHIPG端接电源电压VCC，选中的PS引线端加8V电压，未选中的PS端接0V;对于与选中的 sector不同一个bank的没有选中的sector，PG引线端加0V电压，NG端接电源电压VCC， CHIPG端接电源电压VCC，PS端接0V电压。
[0031] 当执行擦除操作时，PS引线端均接0V电压，NG端接0V电压，PG引线端对于选中 的接-9V电压，没有选中的接0V电压。CHIPG选中的bank接0V电压，没有选中的sector 接-9V电压。
[0032] 如下为M0S管电流的计算公式，其中ID是M0S管的电流，Un是电子的迀移率，CM 是氧化层厚度，W/L是器件的宽长比，是M0S器件的栅源极电压差，VTH是M0S器件的阈 值电压，Un、乙和VTI^为工艺常数。
【主权项】
1. 一种新型NOR Flash译码电路，所述电路由NMOS管阵列组成，其特征在于： 第一横排NMOS管的源极接不同的PS引线，栅极接相同的PG引线，漏极与第二横排 NMOS管的源极相连，并分别引出字线WL ; 第二横排NMOS管的源极与第一横排NMOS管的漏极相连，栅极接相同的NG，漏极与位于 第三横排的NMOS管的源极相连； 第三横排只包含一个NMOS管，其源极与第二横排的NMOS管的漏极相连，栅极接片选信 号CHIPG，漏极接PG。
2. 根据权利要求1所述的电路，其特征在于，所述NMOS管阵列共包括2N+1个NMOS管， 其中所述第一横排NMOS管和所述第二横排NMOS管的数量一样，都为N个，第三横排NMOS 管数量为1个，所述N彡1。
3. 根据权利要求1所述的电路，其特征在于，所述第三横排NMOS管的宽长比大于所述 第二横排NMOS管的宽长比，所述第二横排NMOS管的宽长比大于所述第一横排NMOS管的宽 长比。
4. 根据权利要求1所述的电路，其特征在于，当执行写操作时，所述PG引线端加5V至 15V的电压，所述NG端接OV电压，所述CHIPG端接电源电压，所述PS引线端可选择接4V至 12V的电压或者接OV电压； 当执行擦除操作时，所述PS引线端均接OV电压，所述NG端接OV电压，所述PG引线端 可选择接-5V至-12V的电压或者接OV电压。
5. 根据权利要求1所述的电路，其特征在于，当执行写操作时，对于选中的sector，PG 引线端加5V至15V电压，NG端接OV电压，CHIPG端接电源电压，选中的PS引线端加4V至 12V电压，未选中的PS端接OV电压； 对于与选中的所述sector同一个bank的未选中sector，PG引线端加OV电压，NG端 接电源电压，CHIPG端接电源电压，选中的PS引线端加4V至12V电压，未选中的PS端接OV 电压； 对于与选中的所述sector不同bank的未选中sector，PG引线端加OV电压，NG端接 电源电压，CHIPG端接电源电压，PS端接OV电压； 当执行擦除操作时，PS引线端均接OV电压，NG端接OV电压，PG引线端对于选中的 接-5V至-12V电压，没有选中的接OV电压；CHIPG端对于选中的bank接OV电压，未选中 的sector接-5V至-12V电压。
【专利摘要】本实用新型提供了一种新型NOR Flash译码电路，所述电路由NMOS管阵列组成，其特征为：第一横排NMOS管的源极接不同的PS引线，栅极接相同的PG引线，漏极与第二横排NMOS管的源极相连，并分别引出字线WL；第二横排NMOS管的源极与第一横排NMOS管的漏极相连，栅极接相同的NG，漏极与位于第三横排的NMOS管的源极相连；第三横排只包含一个NMOS管，其源极与第二横排的NMOS管的漏极相连，栅极接片选信号CHIPG，漏极接PG，通过只采用NMOS译码的方式，避免了引入PMOS所需的N阱，减小了电路面积，同时通过组合不同尺寸的NMOS管提高了电路的读取速度。
【IPC分类】G11C16-08
【公开号】CN204516363
【申请号】CN201420836401
【发明人】吴兴隆
【申请人】武汉云雅科技有限公司
【公开日】2015年7月29日
【申请日】2014年12月25日