基于两级放大器的低功耗stt-ram读取电路的制作方法
【技术领域】
[0001] 本实用新型涉及一种基于两级放大器的低功耗STT-RAM读取电路。
【背景技术】
[0002] 传统的随机存取存储器（RAM)如动态随机存取存储器（DRAM)具有比较低廉的价 格，但是存取速度较慢、耐久性较差并且数据只能保存很短的一段时间。由于必须隔一段时 间刷新一次数据，这又导致了功耗较大。静态随机存取存储器（SRAM)具有存取速度较快、 功耗较低，非易失性等优点，但是价格昂贵、集成度较低。
[0003] 近年来新兴的自旋转移力矩随机存取存储器（STT-RAM)由于其高密度、低漏电流、 非易失性、超长的耐久性以及快速读写等优点，有望成为未来高速缓存的首选产品。
[0004] 本专利基于一种新颖的树型读取电路方案，提出了可以有效降低该读取电路总体 功耗的改进结构。这种新颖的树型读取方案采用开环放大器作为读取电路的比较器，开环 放大器不需要重启时间，可以进行连续比较，故采用开环放大器可以提高电路的读取速度， 具有读取时间短的优点。该方案采用两级运放级联结构，增大了输出摆幅和增益，提高了与 数字系统对接时整个读取电路的可靠性。但因单独采用两级运放级联结构会在不工作的时 候产生额外的静态功耗，这很大程度上增加了整个读取电路的总功耗，所以为了控制开环 放大器只在比较输出数据的时候产生功耗，在待机状态时没有电能消耗，本专利在上述所 采用的开环放大器的基础之上，引入了控制电路。
【发明内容】
[0005] 本实用新型的目的在于提供一种基于两级放大器的低功耗STT-RAM读取电路。 [0006] 为实现上述目的，本实用新型的技术方案是：一种基于两级放大器的低功耗 STT-RAM读取电路，包括控制电路、并行磁隧道结、开环放大器、控制逻辑电路、第一反相器、 第一D触发器、第二D触发器；所述控制电路、并行磁隧道结、开环放大器两两相互连接，所 述开环放大器还连接至所述控制逻辑电路和第一反相器，所述第一反相器与所述第一D触 发器和第二D触发器连接；还包括一时钟输出模块，所述时钟输出模块的第一时钟信号输 出端和第二时钟信号输出端分别与所述第一D触发器和第二D触发器的时钟控制输入端连 接。
[0007] 在本实用新型实施例中，所述控制电路包括信号控制器、第二反相器、第十至第 十二MOS管，所述信号控制器的控制端口与所述第二反相器的输入端、第十一MOS管的栅极 及第十二MOS管的栅极连接，所述第二反相器的输出端与所述第十MOS管的栅极连接，所述 第十MOS管的漏极、第十一MOS管的漏极连接至所述开环放大器，所述第十MOS管的源极接 地，所述第十二MOS管的漏极连接至所述并行磁隧道结，所述第十二MOS管的源极接地。
[0008] 在本实用新型实施例中，所述开环放大器包括第一至第九MOS管，所述第一MOS管 的源极、第二MOS管的源极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述 第一MOS管的栅极与第二MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极 相连接至第三MOS管的漏极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三M0S管的源极与第四M0S管的源极相连接至第五M0S管的漏极，所述第 五M0S管的源极连接至地，所述第六M0S管的漏极连接第七M0S管的漏极、第七M0S管的栅 极及第九M0S管的栅极，所述第七M0S管的源极接GND，所述第八M0S管的漏极与第九M0S 管的漏极相连接至所述第一反相器的输入端，所述第九M0S管的源极接地，所述第三M0S管 的栅极和第一M0S管的源极分别连接至所述并行磁隧道结的两端，且第三M0S管的栅极还 与所述第十二M0S管的漏极连接，所述第四M0S管的栅极连接至所述控制逻辑电路，所述第 五M0S管的栅极与所述第十M0S管的漏极、第十一M0S管的漏极连接。
[0009] 在本实用新型实施例中，所述控制逻辑电路还连接有一用于为其提供参考电压的 外部电压输出电路。
[0010] 在本实用新型实施例中，所述控制逻辑电路包括由第一D触发器反相输出信号和 第一时钟信号输出端输出的第一时钟信号控制的双向开关电路，所述双向开关电路包括相 互连接的第一双向开关和第二双向开关，所述双向开关电路用于控制第四M0S管栅极与所 述外部电压输出电路的第一、第二和第三参考电压输出端的连接。
[0011] 在本实用新型实施例中，所述第一D触发器和第二D触发器的反相输出端分别输 出所述并行磁隧道结中存储的高位数据和低位数据。
[0012] 在本实用新型实施例中，所述时钟输出模块包括第一延时电路、第二延时电路、第 三双向开关和第四双向开关，所述第一延时电路和第二延时电路连接至所述信号控制器的 控制端口，所述第三双向开关和第四双向开关分别用于控制第一延时电路和第二延时电路 与第一时钟信号输出端和第二时钟信号输出端的连接。
[0013] 在本实用新型实施例中，所述第一延时电路的延迟时间小于第二延时电路的延迟 时间。
[0014] 相较于现有技术，本实用新型具有以下有益效果：本实用新型电路采用开环放大 器，节省了电路的重启时间，提高了电路的读取速度的基础上，引入了控制端口，只在进入 工作状态时产生功耗，从而又节省了读取电路的功耗；开环放大器采用了两级运放级联结 构，节省了功耗，增大了输出摆幅和增益，提高了与数字系统对接时整个读取电路的可靠 性；内置控制逻辑，降低了使用难度，和外围系统的控制成本；此外，与其他读取电路相比， 本电路采用树型的读取方案，具有较快的读取速度、较小的硬件消耗、较低的成本等优点。
【附图说明】
[0015] 图1 (1)为串行磁隧道结结构图，图1 (2)为并行磁隧道结结构图。
[0016] 图2为开环放大器的两级运放基本结构图。
[0017] 图3为本实用新型读取电路的电路原理图。
[0018] 图4为本实用新型所设计的读取电路的工作流程图。
[0019] 图5为控制逻辑电路原理图。
[0020] 图6为时钟输出模块原理图。
[0021] 图7为本实用新型读取并行磁隧道结结构的STT-RAM的仿真图。
【具体实施方式】
[0022] 下面结合附图，对本实用新型的技术方案进行具体说明。
[0023] 本实用新型的一种基于两级放大器的低功耗STT-RAM读取电路，包括控制电路、 并行磁隧道结、开环放大器、控制逻辑电路、第一反相器、第一D触发器、第二D触发器；所述 控制电路、并行磁隧道结、开环放大器两两相互连接，所述开环放大器还连接至所述控制逻 辑电路和第一反相器，所述第一反相器与所述第一D触发器和第二D触发器连接；还包括一 时钟输出模块，所述时钟输出模块的第一时钟信号输出端和第二时钟信号输出端分别与所 述第一D触发器和第二D触发器的时钟控制输入端连接。所述第一D触发器和第二D触发 器的反相输出端分别输出所述并行磁隧道结中存储的高位数据和低位数据。
[0024] 所述控制电路包括信号控制器、第二反相器、第十至第十二MOS管，所述信号控制 器的控制端口与所述第二反相器的输入端、第十一MOS管的栅极及第十二MOS管的栅极连 接，所述第二反相器的输出端与所述第十MOS管的栅极连接，所述第十MOS管的漏极、第 十一MOS管的漏极连接至所述开环放大器，所述第十MOS管的源极接地，所述第十二MOS管 的漏极连接至所述并行磁隧道结，所述第十二MOS管的源极接地。
[0025] 所述开环放大器包括第一至第九MOS管，所述第一MOS管的源极、第二MOS管的源 极、第六MOS管的源极和第八MOS管的源极均连接至VDD端，所述第一MOS管的栅极与第二 MOS管的栅极连接，所述第六MOS管的栅极与第一MOS管的漏极相连接至第三MOS管的漏 极，所述第八MOS管的栅极与第二MOS管的漏极相连接至第四MOS管的漏极，所述第三MOS 管的源极与第四MOS管的源极相连接至第五MOS管的漏极，所述第五MOS管的源极连接至 地，所述第六MOS管的漏极连接第七MOS管的漏极、第七MOS管的栅极及第九MOS管的栅 极，所述第七MOS管的源极接GND，所述第八MOS管的漏极与第九MOS管的漏极相连接至所 述第一反相器的输入端，所述第九MOS管的源极接地，所述第三MOS管的栅极和第一MOS管 的源极分别连接至所述并行磁隧道结的两端，且第三MOS管的栅极还与所述第十二MOS管 的漏极连接，所述第四MOS管的栅极连接至所述控制逻辑电路，所述第五MOS管的栅极与所 述第十MOS管的漏极、第^^一MOS管的漏极连接。
[0026] 所述控制逻辑电路还连接有一用于为其提供参考电压的外部电压输出电路。所述 控制逻辑电路包括由第一D触发器反相输出信号和第一时钟信号输出端输出的第一时钟 信号控制的双向开关电路，所述双向开关电路包括相互连接的第一双