耐高电压的字线驱动器和包含该字线驱动器的存储器及其系统的制作方法
【技术领域】
[0001]本实用新型总体上涉及耐高电压的字线驱动器。
【背景技术】
[0002]一些存储器技术要求存储器单元被偏置为超过基线技术的电压极限。例如，在嵌入式DRAM(动态随机存取存储器)和STT-MRAM(自旋转移矩磁随机存取存储器)中，可能需要较高的电压(即，高于额定工作电压)执行读取和/或写入操作。采用高电压(即，高于加工技术节点额定电压)的一个问题在于设计出能够经受住高电压的存储器外围电路。存储器外围电路的一个例子是驱动存储器单元的字线的字线驱动器。已知的字线驱动器采用厚的栅极氧化物晶体管来承受向字线提供高电压时的高电压。
[0003]但是，厚的栅极氧化物晶体管提高了工艺复杂性。例如，工艺节点必须提供具有薄的栅极氧化物的晶体管(即正常晶体管)和具有厚的栅极氧化物的晶体管(即，特殊晶体管)。厚的栅极氧化物晶体管还可能提高存储器尺寸，因为厚的栅极氧化物晶体管在尺寸上比薄的栅极氧化物晶体管大，而且还可能由于设计规则要求的原因而占用较大的面积。
【实用新型内容】
[0004]下面的示例是关于进一步的实施例的。示例中的细节可以用于一个或多个实施例中的任何地方。也可以针对方法或过程来实施本文所描述的装置的所有可选特征。在每个权利要求本身作为一个单独的实施例的情况下，权利要求书由此被并入到【实用新型内容】部分中。
[0005]例如，提供了一种字线驱动器，其包括:耦合至第一电源和行选择线的自举级，其中，所述自举级用于根据行选择线上的信号的逻辑电平使字线的电压电平升高到第一电源的电压电平；用于根据行选择线上的信号的逻辑电平控制所述自举级的自举控制逻辑单元；以及耦合至所述自举级和所述自举控制逻辑单元的耐高电压级，其中，所述耐高电压级用于根据行选择线上的信号的逻辑电平来使字线的电压电平升高到第二电源的电压电平。
[0006]在一个实施例中，权利要求1中的字线驱动器还包括:用于根据行选择线上的信号的逻辑电平将字线的电压电平降低至第三电源的电压电平的低电压级。在一个实施例中，所述第三电源是地，并且其中，第二电源的电压电平高于第一电源的电压电平。在一个实施例中，低电压级包括:耦合至字线的第一晶体管，所述第一晶体管具有耦合至第一电源的栅极端子；以及与第一晶体管串联耦合的第二晶体管，所述第二晶体管可受到行选择线上的信号的控制，所述第二晶体管可用于将第三电源耦合至字线。
[0007]在一个实施例中，所述自举控制逻辑单元包括受到第一电源供电的NAND门，所述NAND门具有耦合至行选择线的第一输入端以及耦合至读取控制线或写入控制线之一的第二输入端。在一个实施例中，所述自举级包括:耦合至第一电源和字线的第一 P型晶体管，所述第一 P型晶体管具有耦合至自举节点的栅极端子；以及耦合至第一电源的第二 P型晶体管，其中，所述第二P型晶体管的栅极端子可受到通过在行选择线上的信号和读取信号之间执行AND逻辑函数而生成的信号的控制。
[0008]在一个实施例中，所述自举级包括:耦合至第一电源和字线的第一 P型晶体管，所述第一 P型晶体管具有耦合至自举节点的栅极端子；耦合至第一电源、行选择线和自举节点的第二 P型晶体管；以及耦合至字线和自举节点的第三P型晶体管，所述第三P型晶体管具有可受到自举控制逻辑单元的输出控制的栅极端子。
[0009]在一个实施例中，所述第一 P型器件、第二 P型器件和第三P型器件具有耦合至第二电源的各自的体端子。在一个实施例中，所述自举级包括:与第三P型晶体管串联耦合的第一 η型晶体管，所述第一 η型晶体管具有耦合至第三电源的栅极端子；与第一 η型晶体管串联耦合的第二 η型晶体管，所述第二 η型晶体管具有耦合至读取控制线或写入控制线之一的栅极端子；以及与第二η型晶体管串联耦合的第三η型晶体管，所述第三η型晶体管具有耦合至行选择线的栅极端子。
[0010]在一个实施例中，所述高电压级包括集成的电压电平移位器。在一个实施例中，所述高电压级包括:可受到行选择线上的信号控制的偏置级，所述偏置级将生成第一偏置；具有可受到第一偏置控制的栅极端子的第一 P型晶体管，所述第一 P型晶体管耦合至第二电源；以及与第一 P型晶体管串联耦合的第一 η型晶体管，所述第一 η型晶体管具有耦合至第一电源的栅极端子和耦合至自举控制逻辑单元的输出的源极端子。
[0011]在一个实施例中，所述高电压级包括:具有耦合至第一 P型晶体管的漏极端子的栅极端子的第二 P型晶体管，所述第二 P型器件耦合至第二电源。在一个实施例中，所述高电压级包括:与第二 P型晶体管串联耦合的第三P型晶体管，所述第三P型晶体管具有能够受到自举逻辑的输出控制的栅极端子，并且其中，所述第三P型晶体管耦合至字线。在一个实施例中，所述第一 P型晶体管、第二 P型晶体管和第三P型晶体管具有耦合至第二电源的各自的体端子。
[0012]在一个实施例中，所述偏置级包括:耦合至第一电源的第一 P型晶体管，所述第一P型晶体管具有可受到行选择线上的信号控制的栅极端子；以及与第一 P型晶体管串联耦合的第一η型晶体管，所述第一 η型晶体管具有接收第二偏置的源极端子，其中，所述第一 P型晶体管和第一η型晶体管的漏极端子分别提供第一偏置。在一个实施例中，所述第二偏置由分压器生成。在一个实施例中，自举级、自举控制逻辑单元、高电压级和低电压级的所有晶体管具有相同的栅极氧化物厚度。
[0013]在另一个范例中，提供了一种系统，其包括:具有上文讨论的存储器和字线驱动器的处理器。在一个实施例中，所述系统还包括允许所述处理器通信耦合至另一装置的无线接口。在一个实施例中，所述系统还包括显示单元。在一个实施例中，所述显示单元是触摸屏。在一个实施例中，所述存储器是MRAM、6T SRAM、8TSRAM或电阻式存储器单元之一。
[0014]在另一个范例中，提供了一种存储器，其包括:存储器单元阵列；以及耦合至所述阵列的多个字线驱动器，其中，所述多个字线驱动器中的每者可用于将字线的电压电平切换至第一电源、第二电源或第三电源之一，其中，所述第二电源高于所述第一电源，并且其中，所述字线驱动器的晶体管具有相同的栅极氧化物厚度。在一个实施例中，所述各存储器单元中的每一存储器单元是6T SRAM单元；8TSRAM单元；MRAM单元或电阻式存储器单元之O
[0015]在另一个范例中，提供了一种字线驱动器，其包括:接收第一和第二电源的耐高电压级，所述耐高电压级可用于根据行选择线、读取线和写入线上的信号的逻辑电平使字线的电压电平升高到第二电源的电压电平；以及可用于根据行选择线、读取线和写入线上的信号的逻辑电平控制所述高电压级的控制逻辑。
[0016]在一个实施例中，所述字线驱动器还包括:可用于根据行选择线、读取线和写入线上的信号的逻辑电平将字线的电压电平降低至第三电源的电压电平的低电压级。在一个实施例中，所述第三电源是地，并且其中，第二电源的电压电平高于第一电源的电压电平。在一个实施例中，所述高电压级包括集成的电压电平移位器。
[0017]在一个实施例中，所述高电压级包括:可受到行选择线上的信号控制的偏置级，所述偏置级将生成第一偏置；具有能够受到第一偏置控制的栅极端子的第一 P型晶体管，所述第一 P型晶体管耦合至第二电源；以及与第一 P型晶体管串联耦合的第一 η型晶体管，所述第一η型晶体管具有耦合至第一电源的栅极端子和耦合至自举控制逻辑单元的输出的源极端子。在一个实施例中，所述高电压级包括:具有耦合至第一P型晶体管的漏极端子的栅极端子的第二 P型晶体管，所述第二 P型器件耦合至第二电源。
[0018]在一个实施例中，所述高电压级包括:与第二P型晶体管串联耦合的第三P型晶体管，所述第三P型晶体管具有可受到控制逻辑的输出控制的栅极端子，并且其中，所述第三P型晶体管耦合至字线。在一个实施例中，所述第一 P型晶体管、第二 P型晶体管和第三P型晶体管具有相应的耦合至第二电源的体端子。在一个实施例中，所述偏置级包括:耦合至第一电源的第一P型晶体管，所述第一P型晶体管具有可受到行选择线上的信号控制的栅极端子；以及与第一 P型晶体管串联耦合的第一 η型晶体管，所述第一 η型晶体管具有接收第二偏置的源极端子，其中，所述第一 P型晶体管和第一 η型晶体管的漏极端子分别提供第一偏置。
[0019]在一个实施例中，所述第二偏置由分压器生成。在一个实施例中，所述控制逻辑包括:与高电压级的第一η型晶体管耦合的第一 P型晶体管，所述第一P型晶体管具有可受到行选择线、读取线和写入线上的信号的逻辑电平控制的栅极端子，其中，所述第一 P型晶体管耦合至所述第一电源。在一个实施例中，所述控制逻辑包括:与控制逻辑的第一P型晶体管耦合的第一 η型晶体管，所述第一 η型晶体管可受到行选择线、读取线和写入线上的信号的逻辑电平的控制.
[0020]在另一个范例中，提供了一种系统，其包括:具有上文讨论的存储器和字线驱动器的处理器。在一个实施例中，所述系统还包括允许所述处理器通信耦合至另一装置的无线接口。在一个实施例中，所述系统还包括显示单元。在一个实施例中，所述显示单元是触摸屏。在一个实施例中，所述存储器是MRAM、6T SRAM、8TSRAM或电阻式存储器单元之一。
【附图说明】
[0021]通过下文给出的详细说明以及本公开内容的各种实施例的附图，本公开内容的实施例将得到更加充分的理解，但是不应将所述说明和附图看作将本公开内容限制于具体实施例，它们仅仅用于说明和理解。
[0022]图1示出了根据本公开内容的一个实施例的具有耐高电压的字线驱动器的存储系统，所述耐高电压的字线驱动器用于使字线上的电压在三个不同的电源之间进行切换。
[0023]图2示出了根据本公开内容的一个实施例的耐高电压的字线驱动器的高级电路。
[0024]图3示出了根据本公开内容的一个实施例的耐高电压的字线驱动器的电路。
[0025]图4示出了根据本公开内容的一个实施例的用于向耐高电压的字线驱动器提供偏置的分压器。
[0026]图5示出了根据本公开内容的一个实施例的示出在读取操作和写入操作期间的耐高电压的字线驱动器的各个节点的电压的曲线图。
[0027]图6示出了根据本公开内容的一个实施例的耐高电压的字线驱动器的另一个电路。
[0028]图7示出了根据本公开内容的一个实施例的示出耐高电压的字线驱动器的低功率模式操作的曲线图。
[0029]图8示出了根据本公开内容的一个实施例的具有耐高电压的字线驱动器的存储器的平面布置图。
[0030]图9是根据本公开内容的一个实施例的具有耐高电压的字线驱动器的智能装置、计算机系统或SoC(片上系统)。
【具体实施方式】
[003