一种译码电路的制作方法
【技术领域】
[0001]本实用新型涉及集成电路领域，具体地，涉及一种译码电路。
【背景技术】
[0002]在采用现有的译码电路对NOR(或非)闪存存储单元进行读取操作时，经常会因为选中位线旁边的位线对选中位线的干扰而导致存储信息读取错误。因此，有必要设计一种新的译码技术来减小读取操作时选中位线旁边的位线对选中位线的干扰，并进一步减小读错的风险。
【实用新型内容】
[0003]本实用新型的目的是提供一种译码电路，该译码电路能够减小读取操作时选中位线旁边的位线对选中位线的干扰，并进一步减小读错的风险。
[0004]为了实现上述目的，本实用新型提供一种译码电路，该译码电路包括N行选通管，第I行选通管中的所有选通管的输入端均连接在一起以接收输入信号，第i行选通管中的每个选通管的输出端分别与第i+Ι行选通管中的多个选通管的输入端连接，第N行选通管中的每个选通管的输出端用于输出输出信号，第N-1行选通管中的每个选通管的输出端还与各自的逻辑低电平提供管的输出端连接，所有所述逻辑低电平提供管的输入端均接地，第N-1行选通管中的第j个选通管所连接的第N行选通管中的选通管与第N-1行选通管中的第j+Ι个选通管所连接的第N行选通管中的选通管彼此交叉布置，以及所述N行选通管中的每个选通管的控制端和所有所述逻辑低电平提供管的控制端用于接收控制其导通和截止的控制信号，其中i = 1，…，N，j为奇数且小于M，M为第N-1行选通管中的选通管数目。
[0005]优选地，第N-1行选通管中的每个选通管的控制端与其各自的逻辑低电平提供管的控制端之间连接有反相器。
[0006]优选地，每行选通管中的选通管数目为2的正整数倍。
[0007]优选地，第i行选通管中的每个选通管的输出端所连接的第i+Ι行中的多个选通管的数目是2的正整数倍。
[0008]优选地，所述N行选通管中的每个选通管和所有所述逻辑低电平提供管都为N型MOS 管。
[0009]当采用上述译码电路对NOR闪存存储单元或其他类型的存储单元进行读取或验证操作时，第I至N-1行选通管中每行只有一个选通管被选通，且与第N-1行选通管中被选通的选通管的输出端连接的逻辑低电平提供管截止而其他逻辑低电平提供管导通，使得第N行选通管中被选通的选通管旁边的全局位线(Global Bitline, GBL)和局部位线(LocalBitline, LBL)的电位均为0，这样就避免了旁边的GBL和LBL对第N行选通管中被选通的选通管的位线的影响，进而减小了读错的风险。
[0010]本实用新型的其它特征和优点将在随后的【具体实施方式】部分予以详细说明。
【附图说明】
[0011]附图是用来提供对本实用新型的进一步理解，并且构成说明书的一部分，与下面的【具体实施方式】一起用于解释本实用新型，但并不构成对本实用新型的限制。在附图中:
[0012]图1是根据本实用新型一种实施方式的译码电路的示例性电路图；以及
[0013]图2是根据本实用新型一种实施方式的译码电路的另一示例性电路图。
【具体实施方式】
[0014]以下结合附图对本实用新型的【具体实施方式】进行详细说明。应当理解的是，此处所描述的【具体实施方式】仅用于说明和解释本实用新型，并不用于限制本实用新型。
[0015]在根据本实用新型一种实施方式的译码电路中，该译码电路包括N行选通管，第I行选通管中的所有选通管的输入端均连接在一起以接收输入信号，第i行选通管中的每个选通管的输出端分别与第i+Ι行选通管中的多个选通管的输入端连接，第N行选通管中的每个选通管的输出端用于输出输出信号，第N-1行选通管中的每个选通管的输出端还与各自的逻辑低电平提供管的输出端连接，所有所述逻辑低电平提供管的输入端均接地，第N-1行选通管中的第j个选通管所连接的第N行选通管中的选通管与第N-1行选通管中的第j+Ι个选通管所连接的第N行选通管中的选通管彼此交叉布置，以及所述N行选通管中的每个选通管的控制端和所有所述逻辑低电平提供管的控制端用于接收控制其导通和截止的控制信号，其中i = 1，…，N，j为奇数且小于M，M为第N-1行选通管中的选通管数目。
[0016]以下结合附图1的示例性电路图对根据本发明的译码电路进行描述说明。如图1所示，该示例性译码电路包括3行选通管，第I行选通管中包括4个选通管即YD2〈0>至YD2<3> ;第I行选通管中的每个选通管的输出端分别与第2行选通管中的8个选通管即YD1A〈0>至YD1A〈3>和YD1B〈0>至YD1B〈3>的输入端连接，这样第2行选通管中总共具有32个选通管；第2行选通管中的每个选通管的输出端分别与第3行选通管中的4个选通管的输入端连接，即例如第2行选通管中的最上端的YD1A〈0>的输出端与第3行选通管中的最上端的YD0A〈0>至YD0A〈3>的输入端连接、第2行选通管中的最上端的YD1B〈0>的输出端与第3行选通管中的最上端的YD0B〈0>至YD0B〈3>的输入端连接等等，这样第3行选通管中总共具有128个选通管，而且YD0A〈0>至YD0A〈3>与YD0B〈0>至YD0B〈3>如图所示那样交叉布置；在第2行选通管的输出端处还连接一个逻辑低电平提供管，例如在节点GBL〈0>处连接逻辑低电平提供管YDlAb〈0>、在节点GBL〈1>处连接逻辑低电平提供管YDlBb〈0>等等，所有逻辑低电平提供管的输入端都接地。
[0017]当图1所示的示例性译码电路执行读取或验证操作时，对于第I行选通管，若选通YD2〈0>，则其控制端的电压为高压或者VCC(即其控制端的电压为逻辑高电平)，选通管YD2<3:1>的控制端电压为逻辑低电平；对于第2行选通管，若选通与YD2〈0>连接的选通管YD1A〈0>，则该选通管YD1A〈0>的控制端的电压为高压或者VCC (即逻辑高电平)，其余的选通管YD1A〈3:1>和YD1B〈3:0>的控制端的电压为逻辑低电平，同时与该选通管YD1A〈0>连接的逻辑低电平提供管YDlAb〈0>的控制端的电压为逻辑低电平，其余逻辑低电平提供管YDlAb<3: 1>和YDlBb〈3: 0>的控制端的电压为高压或VCC (即逻辑高电平);对于第3行选通管，若选通与前述被选通的选通管YD1A〈0>连接的选通管YD0A〈0>，则该选通管YD0A〈0>的控制端的电压为高压或者VCC (即逻辑高电平)，而也与前述被选通的选通管YD1A〈0>连接的选通管YD0A〈3:1>的控制端的电压则为逻辑低电平，与被选通的选通管YD1A〈0>旁边的选通管YD1B〈0>连接的选通管YD0B〈3:0>的控制端的电压为高压或VCC (即逻辑高电平)。这样，被选通的选通管YD0A〈0>的GBL和LBL旁边的GBL和LBL的电位都为O，因此能够避免旁边的GBL和LBL对被选通的选通管的位线的影响，进而能够减少读错的风险。
[0018]图1所示的示例性译码电路的一种示例性译码方式可以是:(I)当A〈7> = O时，A<6:5> 译码出 YD0A<3:0> ；(2)当 A<7> = I 时，A<6:5> 译码出 YD0B<3:0> ； (3)当 A<7> =O 时，A〈4:3> 译码出 YD1A〈3:0> ； (4)当 A〈7> = I 时，A〈4:3> 译码出 YD1B〈3:0> ；(5)A<2:1>译码出YD2〈3:0> ;等等。当然，图1所示的示例性译码电路还可以具有本领域技术人员熟知的其他译码方式，此处不再一一列举。
[0019]优选地，第N-1行选通管中的每个选通管的控制端与其各自的逻辑低电平提供管的控制端之间连接有反相器，从而使得其控制端的电平逻辑相反。图2给出了相应的示例性电路图。
[0020]优选地，每行选通管中的选通管数目为2的正整数倍。
[0021]优选地，第i行选通管中的每个选通管的输出端所连接的第i+Ι行中的多个选通管的数目是2的正整数倍。
[0022]优选地，所述N行选通管中的每个选通管和所有所述逻辑低电平提供管都为N型MOS管。当然，为P型MOS管也是可行的。
[0023]以上结合附图详细描述了本实用新型的优选实施方式，但是，本实用新型并不限于上述实施方式中的具体细节，在本实用新型的技术构思范围内，可以对本实用新型的技术方案进行多种简单变型，这些简单变型均属于本实用新型的保护范围。
[0024]此外，本实用新型的各种不同的实施方式之间也可以进行任意组合，只要其不违背本实用新型的思想，其同样应当视为本实用新型所公开的内容。
【主权项】
1.一种译码电路，该译码电路包括N行选通管，第I行选通管中的所有选通管的输入端均连接在一起以接收输入信号，第i行选通管中的每个选通管的输出端分别与第i+Ι行选通管中的多个选通管的输入端连接，第N行选通管中的每个选通管的输出端用于输出输出信号，第N-1行选通管中的每个选通管的输出端还与各自的逻辑低电平提供管的输出端连接，所有所述逻辑低电平提供管的输入端均接地，第N-1行选通管中的第j个选通管所连接的第N行选通管中的选通管与第N-1行选通管中的第j+Ι个选通管所连接的第N行选通管中的选通管彼此交叉布置，以及所述N行选通管中的每个选通管的控制端和所有所述逻辑低电平提供管的控制端用于接收控制其导通和截止的控制信号，其中i = 1，…，N，j为奇数且小于M，M为第N-1行选通管中的选通管数目。2.根据权利要求1所述的译码电路，其特征在于，第N-1行选通管中的每个选通管的控制端与其各自的逻辑低电平提供管的控制端之间连接有反相器。3.根据权利要求1所述的译码电路，其特征在于，每行选通管中的选通管数目为2的正整数倍。4.根据权利要求3所述的译码电路，其特征在于，第i行选通管中的每个选通管的输出端所连接的第i+Ι行中的多个选通管的数目是2的正整数倍。5.根据权利要求1所述的译码电路，其特征在于，所述N行选通管中的每个选通管和所有所述逻辑低电平提供管都为N型MOS管。
【专利摘要】本实用新型涉及集成电路领域，公开了一种译码电路，其包括N行选通管，第1行中的所有选通管的输入端连接在一起以接收输入信号，第i行中的每个选通管的输出端分别与第i+1行中的多个选通管的输入端连接，第N行中的每个选通管的输出端输出输出信号，第N-1行中的每个选通管的输出端还与各自的逻辑低电平提供管的输出端连接，所有逻辑低电平提供管的输入端均接地，第N-1行中的第j个选通管所连接的第N行中的选通管与第N-1行中的第j+1个选通管所连接的第N行中的选通管彼此交叉布置，所有选通管和逻辑低电平提供管的控制端接收控制其导通和截止的控制信号，i＝1，…，N，j为奇数且小于M，M为第N-1行中的选通管数目。该译码电路能够减小选中位线旁边的位线对选中位线的干扰。
【IPC分类】G11C16/26
【公开号】CN204926798
【申请号】CN201520429778
【发明人】陈继兴, 陶胜
【申请人】四川省豆萁科技股份有限公司
【公开日】2015年12月30日
【申请日】2015年6月19日