集成电路及用于相变非易失性存储器器件的行解码器电路的制作方法
【专利摘要】本公开涉及集成电路及用于相变非易失性存储器器件的行解码器电路。该集成电路包括相变存储器(PCM)单元的阵列、耦合至PCM单元的阵列的多个字线以及耦合至多个字线的行解码器电路。行解码器电路包括第一低压逻辑门和耦合至第一低压逻辑门的第一高压电平移位器。行解码器电路还包括第二低压逻辑门、耦合至第二低压逻辑门的第二高压电平移位器以及耦合至第二低压逻辑门的第一低压逻辑电路。另外，行解码器电路包括耦合至第二低压逻辑门的第二低压逻辑电路以及具有耦合至第一和第二低压逻辑门的输出的输入和耦合至所选择的字线的输出的低压字线驱动器。
【专利说明】
集成电路及用于相变非易失性存储器器件的行解码器电路
技术领域
[0001]本实用新型涉及存储器领域，并且更特别地涉及用于非易失性存储器器件的行解码器。
【背景技术】
[0002]非易失性相变存储器(PCM)包含具有在具有不同电特性的相位之间切换的能力的材料。例如，这些材料可以在无序非晶相与有序结晶相或多晶相之间切换，并且两个相位与明显不同的值的电阻率相关联并且因此与存储数据的不同值相关联。例如，被称为硫属化物或氧属化物的周期表的第六族中的元素、诸如碲(Te)、砸(Se)或锑(Sb)可以有利地用于相变存储器单元。特别地，由锗(Ge)、铺(Sb)和碲(Te)制成的被称为GST的合金(具有化学组成Ge2Sb2Te5)当前广泛地用在这些存储器单元中。
[0003]相变可以通过设置成与氧属化物材料的相应区域接触的电阻电极通过局部增加氧属化物材料的单元的温度来获得。访问器件、例如金属氧化物半导体场效应晶体管(MOSFET)连接至加热器并且使得电编程电流能够选择性地流动通过相应的加热器。这一电流通过焦耳效应生成用于相变的温度。特别地，当氧属化物材料处于非晶状态时，通过高的电阻率(“RESET”状态)，施加某个持续时间和幅度的电流/电压脉冲(或者适当数目的电流/电压脉冲)以使得氧属化物材料能够缓慢冷却。经过这一处理，氧属化物材料的状态发生改变并且从高电阻率状态切换至低电阻率状态(“SET”状态)。当氧属化物材料处于SET状态时，施加某个适当持续时间和高幅度的电流/电压脉冲以引起氧属化物材料返回高电阻率非晶状态。
[0004]在读取期间，通过施加足够低以不会引起相变的电压以及通过读取在存储器单元中流动的电流的值来检测氧属化物材料的状态。由于电流与氧属化物材料的电导率成比例，所以可以确定材料的状态，并且因此也可以确定存储器单元中存储的数据。通常，PCM具有优点，其包括高的可扩展性和读取速度以及低的电流消耗和高的效率。
[0005]非易失性PCM器件通常包括具有以行(字线一WL)和列(位线一 BL)组织的存储器单元的存储器阵列。每个存储器单元包括存储元件以及在相应位线BL与参考电势端子(例如接地GND)之间串联连接的访问元件。特别地，字线WL由沿着同一行对准的访问元件的全部控制端子的集合来定义。
[0006]存储元件包括相变材料，例如硫属化物，并且能够存储与材料呈现的各种相位相关联的电阻水平形式的数据。访问元件可以包括N沟道互补金属氧化物半导体(CMOS)晶体管，N沟道CMOS晶体管的栅极端子连接至相应字线WL，其漏极端子连接至存储元件，并且其源极端子连接至参考电势端子。访问元件被控制和偏置成在被选择时使得读取/编程(修改)驱动电流能够流动通过存储元件，从而在相应读取/编程操作期间具有适当的值。
[0007]列解码器和行解码器实现了在每次寻址时基于在存储器单元的输入处、并且特别地是对应字线WL和位线BL的输入处接收的地址信号进行选择，以使得能够将其偏置到适当的电压和电流值。列解码器另外有利地被配置成在每次被选择时在内部定义朝着存储器阵列的位线BL的两个不同的路径。例如，一个路径是读取路径，其用于在所选择的位线BL与感测放大器级之间选择性地产生传导路径以将寻址的存储器单元中循环的电流与参考电流相比较从而确定所存储的数据。第二路径是编程路径，其用于在所选择的位线BL与驱动级之间选择性地产生传导路径，其被配置成供应高电流用于在SET和RESET状态下在编程操作期间生成状态变化。
[0008]在PCM的特定情况下，还已知，与编程操作相比，读取操作使用较低的值用于向字线施加的偏置电压，以使得期望的电流能够通过存储元件，尤其是在使用MOS类型的选择器晶体管时。例如，可以在读取期间使用1.2V的值以及在编程期间使用2.8V的值。在这点上，存储器器件利用两个内部可用的电源电压工作。这包括第一电源电压Vdd和第二电源电压Vcc，Vdd具有大致在1.08V到1.32V之间的逻辑值，例如为1.2V，Vcc具有更高的值，通常在3V到3.6V之间。在存储器器件内，另外通过例如电平移位器级生成中间电压，其用于存储器单元的编程操作。
[0009]现在参考图1描述现有的行解码器20的示例，其中解码信号耦合至NAND(与非)门21的输入。NAND门21的输出通过NMOS开关22被施加给高压反相器23的输入。反相器23的输出作为反馈通过PMOS开关24被提供给反相器的输入，以迫使反相器23的输入变为全正(full positive)电压并且避免通过反相器的静态电流消耗。另外，反相器的输出被施加给字线WL驱动器电路装置的输入，WL驱动器电路装置进一步驱动存储器阵列中的字线WL。
[0010]现在参考图2描述现有的预解码器级30的示例，其包括数字逻辑31以及用于将低压信号转化为高压信号的两个电平移位器32、33。
[0011]参考图3阐释现有的行解码器40。例如，预解码级包括高压电平移位器32、33和高压逻辑41、42。预解码级的输出被施加给高压NAND门43的输入，其还进一步驱动高压字线WL驱动器44。特别地，电路装置40包括高压晶体管，因为高压在编程操作中被传递到字线WL上。
[0012]由于行解码器(包括预解码器和字线WL驱动器)中高压晶体管的使用，字线WL的快速充电可能由于高压晶体管的较低的跨导而受到影响。因此，读取操作访问定时也可能受到影响。另外，高压晶体管大于低压晶体管并且使用更多面积。虽然以低压执行读取操作，然而高压电平移位器在字线WL充电路径中，导致在读取操作期间电平移位器中的开关。因此，这导致更多功耗。
【实用新型内容】
[0013]本公开的目的是提供一种集成电路及用于相变非易失性存储器器件的行解码器电路，以至少部分地解决现有技术中的上述问题。
[0014]根据本公开的一个方面，提供了一种集成电路包括相变存储器(PCM)单元的阵列、耦合至PCM单元的阵列的多个字线、以及耦合至多个字线的行解码器电路。行解码器电路包括第一低压逻辑门、以及具有耦合至第一低压逻辑门的输入的输出的第一高压电平移位器，其中高压大于低压。另外，行解码器电路包括第二低压逻辑门、具有耦合至第二低压逻辑门的输入的输出的第二高压电平移位器、以及具有耦合至第二低压逻辑门的输入的输出的第一低压逻辑电路。另外，行解码器包括具有耦合至第二低压逻辑门的输入的输出的第二低压逻辑电路、以及具有耦合至第一和第二低压逻辑门的输出的输入以及耦合至多个字线中的所选择的字线的输出的低压字线驱动器。
[0015]根据一个实施例，所述第一低压逻辑门和所述第二低压逻辑门均包括NAND门。
[0016]根据一个实施例，所述行解码器电路被配置成分别在读取操作和修改操作期间交替地启用第一低压路径和第二高压路径。
[0017]根据一个实施例，所述第一低压电路包括:第三低压逻辑门，被配置成接收预解码的逻辑信号；第一反相器，具有耦合至所述第三低压逻辑门的输出的输入;第二反相器，耦合至所述第一反相器的输出并且具有耦合至所述字线驱动器的输出；以及第三反相器，具有耦合至所述第三低压逻辑门的输出的输入并且具有耦合至所述第二低压逻辑门的输入的输出。
[0018]根据一个实施例，所述第二低压电路包括:第四低压逻辑门，被配置成接收所述预解码的逻辑信号；第四反相器，具有耦合至所述第四低压逻辑门的输出的输入;第五反相器，耦合至所述第四反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及第六反相器，具有耦合至所述第四低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。
[0019]根据一个实施例，所述第一反相器包括第一PMOS晶体管和第一匪OS晶体管，所述第一 PMOS晶体管的栅极端子和所述第一 NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第一 PMOS晶体管的漏极端子和所述第一 NMOS晶体管的漏极端子一起耦合至所述第二反相器的输入。
[0020]根据一个实施例，所述第二反相器包括第二PMOS晶体管和第三匪OS晶体管，所述第二 PMOS晶体管的栅极端子和所述第三NMOS晶体管的栅极端子一起耦合至所述第一反相器的输出并且所述第二 PMOS晶体管的漏极端子和所述第三NMOS晶体管的漏极端子耦合在一起。
[0021 ]根据一个实施例，所述第三反相器包括第四PMOS晶体管和第四匪OS晶体管，所述第四PMOS晶体管的栅极端子和所述第四NMOS晶体管的栅极端子一起耦合至所述第三低压逻辑门的输出并且所述第四PMOS晶体管的漏极端子和所述第四NMOS晶体管的漏极端子耦合在一起。
[0022]根据一个实施例，所述第四反相器包括第五PMOS晶体管和第六匪OS晶体管，所述第五PMOS晶体管的栅极端子和所述第六NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第五PMOS晶体管的漏极端子和所述第六NMOS晶体管的漏极端子一起耦合至所述第五反相器的输入。
[0023]根据一个实施例，所述第五反相器包括第六PMOS晶体管和第八匪OS晶体管，所述第六PMOS晶体管的栅极端子和所述第八NMOS晶体管的栅极端子一起耦合至所述第四反相器的输出。
[0024]根据一个实施例，所述第六反相器包括第八PMOS晶体管和第九匪OS晶体管，所述第八PMOS晶体管的栅极端子和所述第九NMOS晶体管的栅极端子一起耦合至所述第四低压逻辑门的输出并且所述第八PMOS晶体管的漏极端子和所述第九NMOS晶体管的漏极端子耦合在一起。
[0025]根据本公开的另一方面，提供了一种用于相变非易失性存储器器件的行解码器电路，所述相变非易失性存储器器件包括多个相变存储器单元和耦合至所述多个相变存储器单元的多个字线，所述行解码器电路包括:第一低压逻辑门；第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压;第二低压逻辑门；第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出；第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出；第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出；以及字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。
[0026]根据一个实施例，所述第一低压逻辑门和所述第二低压逻辑门均包括NAND门。
[0027]根据一个实施例，所述行解码器电路被配置成分别在读取操作和修改操作期间交替地启用第一低压路径和第二高压路径。
[0028]根据一个实施例，所述第一低压电路包括:第三低压逻辑门，被配置成接收预解码的逻辑信号；第一反相器，具有耦合至所述第三低压逻辑门的输出的输入;第二反相器，耦合至所述第一反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及第三反相器，具有耦合至所述第三低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。
[0029]根据一个实施例，所述第二低压电路包括:第四低压逻辑门，被配置成接收所述预解码的逻辑信号；第四反相器，具有耦合至所述第四低压逻辑门的输出的输入;第五反相器，耦合至所述第四反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及第六反相器，具有耦合至所述第四低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。
[0030]在另一实施例中，公开了一种使用耦合至相变存储器单元的阵列的行解码器电路的方法。行解码器电路包括第一预解码器级和第二预解码器级，每个预解码器级分别具有高压电平移位器和低压逻辑电路，高压电平移位器在修改操作期间限定高压路径并且低压逻辑电路在读取操作期间限定低压路径，并且第一和第二预解码器级的输出耦合至第一和第二低压逻辑门，第一和第二低压逻辑门具有耦合至字线驱动器的输出。方法包括:在读取操作期间迫使高压电平移位器中的每个进入已知状态以激活低压路径;在修改操作期间迫使低压逻辑电路中的每个进入已知状态以激活高压路径；向第一和第二低压逻辑门施加第一和第二预解码器级的输出；以及利用第一和第二低压逻辑门的输出驱动字线驱动器。
[0031]根据本公开的实施例能够提供多种有益效果。例如，由于低压晶体管的跨导与高压晶体管相比非常高，所以WL充电时间远远更少。行解码器还具有用于本地行解码的更小的面积占用，这是由于WL驱动器中的低压晶体管的使用。由于单独的高压和低压路径，每个路径具有不同的设计约束并且因此可以根据相应精确性约束来减小尺寸，这需要更少的面积。另外，跨在整个行驱动器中使用的结没有电压应力。
【附图说明】
[0032]图1是非易失性存储器器件(特别地是PCM类型)的部分以及对应的现有技术的行解码器的示意性电路图；
[0033]图2是现有技术的预解码器级的示意性电路图；
[0034]图3是现有技术中的行解码器的框图；
[0035]图4是根据本实用新型的非易失性存储器器件(特别地是PCM类型)的部分的示意性电路图；
[0036]图5是根据本实用新型的实施例的行解码器的框图；
[0037]图6是根据本实用新型的实施例的用作预解码器的SPGEN级的示意性电路图；
[0038]图7是根据本实用新型的实施例的用作预解码器的GPGEN级的示意性电路图；
[0039]图8是根据本实用新型的实施例的字线WL驱动器的示意性电路图；
[0040]图9是根据本实用新型的在读取操作和修改操作期间的行解码器的不同节点处的电压的表格；
[0041]图10是根据本实用新型的预解码器级和行解码器的WL驱动器的建议的定时预算的表示；以及
[0042]图11是根据本实用新型的行解码器的功耗的仿真结果。
【具体实施方式】
[0043]现在将在下文中参考其中示出本实用新型的优选实施例的附图更全面地描述本实用新型。然而，本实用新型可以用很多不同形式来实施，而不应当被理解为限于本文中给出的实施例。相反，这些实施例被提供以使得本公开能够透彻和全面，并且向本领域技术人员全面地传达本实用新型的范围。相似的附图标记始终指代相似的元素。
[0044]初始参考图4，现在描述整体表示为附图标记50的非易失性存储器器件、特别是PCM类型的非易失性存储器器件。特别地，非易失性存储器器件50包括根据阵列字线WL和阵列位线BL布置的多个存储器单元52的存储器阵列51，其对于本领域技术人员而言已知。存储器单元52彼此相同并且包括相变元件53和在操作上耦合至相变元件53的选择器元件54。相变元件53包括相变材料(例如硫属化物)，并且能够存储与相变材料呈现的各种相位相关联的电阻水平形式的数据。在图示实施例中，选择器元件54是NMOS晶体管，NMOS晶体管的栅极端子连接至阵列字线WL，其漏极端子连接至相变元件，其源极端子连接至参考电势(特别地是接地GND)。选择器元件54被控制成在被选择时使得读取/编程电流能够在相应读取/编程操作期间通过相变元件53。
[0045]存储器器件50还包括选择对应于待寻址的存储器单元52的阵列字线WL的行解码器55以及选择对应于待寻址的存储器单元的阵列位线BL的列解码器(未示出)。
[0046]行解码器55接收用没有详细图示的已知方式生成的解码地址信号和偏置信号。行解码器55被配置以便寻址给定的阵列字线WL，即以便基于解码地址信号来选择给定的阵列字线WL以及以给定的电平实现其偏置。
[0047]现在参考图5，现在描述行解码器55的框图。行解码器55包括预解码器级SPGEN 56和GPGEN 57，其每个可以分别包括高压电平移位器58和59。高压电平移位器58和59每个可以包括多个高压晶体管。另外，预解码器级SPGEN 56和GPGEN 57每个分别包括逻辑电路装置LV逻辑60和61。高压电平移位器58和59在存储器的修改操作期间使用。低压路径在读取操作期间使用。
[0048]在读取操作期间，高压电平移位器58和59被迫使变为已知状态并且预解码器级SPGEN 56和GPGEN 57的输出分别被施加给低压NAND门62和63。熟冊门62和63的输出驱动WL驱动器64的栅极。WL驱动器64还包括低压晶体管。NAND门62从高压电平移位器58和59分别接收信号GP_HV和SP_HV，并且在其输出处提供信号PGATEJlVt3NAND门63从级SPGEN 56和GPGEN 57分别接收信号GP_LV和SP_LV，并且在其输出处提供信号PRE。因此，预解码级SPGEN56和GPGEN 57的输出以如下方式被生成和使用:该方式使得在修改或编程操作期间减少了低压电路装置中的可靠性问题，其通过使用高压来执行。
[0049]现在参考图6，现在描述预解码级SPGEN 56的示意性电路图，其包括具有高压晶体管和低压逻辑的高压电平移位器58。最终的驱动器长度取决于电容负载来维持。高压电平移位器58在其输入处接收信号SP、SPN-LV、PROG_LV和PR0GN-LV，并且在其输出处生成信号SPJW0
[0050]预解码级SPGEN56包括NAND门65，其在其输上接收预解码的逻辑信号并且其输出親合至反相器66和反相器67的输入。反相器67由PMOS晶体管68和NMOS晶体管69形成，这两个晶体管是低压晶体管(即利用不高于第一电源电压的电压来操作)，并且其栅极端子一起耦合至NAND门65的输出，并且其漏极端子耦合在一起并且耦合至反相器70的输入和NMOS晶体管80的漏极端子。两个NMOS晶体管69和80的源极端子耦合至参考电压。晶体管80的栅极端子耦合至PR0GN_LV。反相器70由PMOS晶体管71和匪OS晶体管72形成，并且其栅极端子一起耦合至反相器67的输出并且其漏极端子耦合在一起并且耦合至SPN_LV JMOS晶体管68的源极端子耦合至PMOS晶体管73的漏极端子，PMOS晶体管73的源极端子耦合至Vdda并且其栅极耦合至PR0GN_LV。
[0051 ]类似地，反相器66由PMOS晶体管74和匪OS晶体管75形成，并且其栅极端子一起耦合至NAND门65的输出并且其漏极端子耦合在一起并且耦合至NOT(非)门77的输入以及NMOS晶体管76的漏极端子。NMOS晶体管76的源极端子耦合至参考电压并且其栅极耦合至PR0G_LVoNOT门77的输出耦合至NOT门79的输入，NOT门79的输出为SPJVt3PMOS晶体管74的源极端子耦合至PMOS晶体管78的漏极端子，PMOS晶体管78的源极端子耦合至Vdda并且其栅极耦合至PR0G_LV。晶体管75的源极端子耦合至接地。
[0052]现在参考图7，现在描述预解码级GPGEN 57的示意性电路图，其类似于SPGEN 56，但是不同之处在于最终驱动器长度，其基于待充电的电容负载来决定。GPGEN 57包括具有高压晶体管和低压逻辑的高压电平移位器59。高压电平移位器59在其输入处接收信号GP、GPN_LV、PR0G_LV和PR0GN_LV，并且在其输出处生成信号GP_HV。
[0053]预解码级GPGEN 57包括NAND门81，NAND门81在其输入处接收预解码的逻辑信号并且其输出耦合至反相器82和反相器83的输入。反相器83由PMOS晶体管84和NMOS晶体管85形成，这两个晶体管都是低压晶体管并且其栅极端子一起耦合至NAND门81的输出并且其漏极端子親合在一起并且親合至反相器86的输入以及NMOS晶体管96的漏极端子。两个NMOS晶体管85和96的源极端子耦合至参考电压。晶体管96的栅极端子耦合至PR0GN_LV。
[0054]反相器86由PMOS晶体管87和NMOS晶体管88形成，并且PMOS晶体管87和NMOS晶体管88的栅极端子一起耦合至反相器83的输出并且其漏极端子耦合在一起并且耦合至GPN_LV。PMOS晶体管84的源极端子耦合至PMOS晶体管89的漏极端子，PMOS晶体管89的源极端子耦合至Vdda并且其栅极耦合至PR0GN_LV。
[0055]反相器82由PMOS晶体管90和NMOS晶体管91形成，并且PMOS晶体管90和NMOS晶体管91的栅极端子一起耦合至NAND门81的输出并且其漏极端子耦合在一起并且耦合至GP_LV和匪OS晶体管92的漏极端子。NMOS晶体管92的源极端子耦合至参考电压并且其栅极耦合至PROGJVt3PMOS晶体管90的源极端子耦合至PMOS晶体管94的漏极端子，PMOS晶体管94的源极端子耦合至Vdda并且其栅极耦合至PROG_LV。晶体管91的源极端子耦合至参考电压。
[0056]现在参考图8，现在描述WL驱动器64的示意性电路图。如以上所描述的，NAND门62和63以及WL驱动器64包括低压晶体管。NAND门62在其耦合至PMOS晶体管97的栅极的输出处提供信号PGATEJlVt3NAND门63在其耦合至反相器98的输入的输出处提供信号PRE。反相器98由PMOS晶体管99和NMOS晶体管100形成，这两个晶体管都是低压晶体管并且其栅极端子一起耦合至NAND门63的输出并且其漏极端子耦合在一起并且耦合至字线WL JMOS晶体管97的源极端子耦合至VXS并且其漏极端子耦合至PMOS晶体管99的源极端子。
[0057]匪OS晶体管100的源极端子耦合至匪OS晶体管101和102的漏极端子，匪OS晶体管101和102的源极端子耦合至参考电压。匪OS晶体管101的栅极耦合至SPGEN 56的反相器70的输出并且接收信号SPN_LVο匪OS晶体管102的栅极耦合至GPGEN 57的反相器86的输出并且接收信号GPN_LV。
[0058]如附图中所图示的，低压路径和高压路径被分离以分别用于读取操作和修改操作。
[0059]—种使用行解码器的方法包括:在读取操作期间，激活低压路径使得PGATE_HV信号(如图8所示)被钳位至参考电压并且PRE信号被切换以改变WL驱动器64的栅极并且选择/取消选择字线WL。类似地，在修改操作期间，PRE信号被固定至电压(即共源共栅电压)并且PGATE_HV信号被切换以选择/取消选择字线WL JXS信号在存储器读取操作期间去往Vdd电平并且在修改操作期间去往高电压。
[0060]图9中示出了在读取操作和修改操作期间不同节点处的电压的表格。图10是特定场景中预解码器级SPGEN 56和GPGEN 57以及WL驱动器64的建议的定时预算的表示。定时被认为是WL充电的90%以及WL充电的95 %。
[0061]图11示出了行解码器55的功耗的仿真结果，包括在多个读取操作期间消耗的总电流。例如，在图11中，图示了总共三十二( 32)个顺序读取操作。I VVDDA_GP表示GPGEN电路装置57消耗的电流，IVVDDA_SP表示SPGEN电路装置56消耗的电流，IVVDDA_WL表示WL驱动器电路装置64在三十二 (32)个顺序读取操作期间消耗的电流。来自行驱动器和预驱动器级的静态电流消耗减小，使得三十二 (32)个顺序读取操作的平均导致动态电流消耗。如图11所示，使用接近66%的电流对WL驱动器64充电，其表示最大电容。
[0062]根据先前描述和图示的内容，根据本公开的行解码器实现的优点很明显。特别地，所描述的方法使得能够使用相变存储器阵列的特性，以在读取和编程时分离行解码路径，从而减小用于行选择的静态功率，并且同时减小动态功率并且改善读取操作期间的性能。例如，所描述的行解码器具有特定的优点，包括低的功耗，这是由于在架构中使用的低压器件并且也因为高压电平移位器在读取操作期间不切换。另外，行解码器比现有的行解码器快，因为在读取操作期间，仅行电压晶体管进入WL充电路径。
[0063]由于低压晶体管的跨导与高压晶体管相比非常高，所以WL充电时间远远更少。行解码器还具有用于本地行解码的更小的面积占用，这是由于WL驱动器中的低压晶体管的使用。由于单独的高压和低压路径，每个路径具有不同的设计约束并且因此可以根据相应精确性约束来减小尺寸，这需要更少的面积。另外，跨在整个行驱动器中使用的结没有电压应力。
[0064]本领域技术人员得益于以上描述和相关联的附图中呈现的教导示能够想到本实用新型的很多修改和其他实施例。因此，应当理解，本实用新型不限于所公开的具体实施例，并且修改和实施例意图被包括在所附权利要求的范围内。
【主权项】
1.一种集成电路，其特征在于，包括: 相变存储器(PCM)单元的阵列； 多个字线，耦合至所述相变存储器单元的阵列；以及 行解码器电路，耦合至所述多个字线，所述行解码器电路包括: 第一低压逻辑门， 第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压， 第二低压逻辑门， 第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出， 第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出， 第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出，以及低压字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。2.根据权利要求1所述的集成电路，其特征在于，所述第一低压逻辑门和所述第二低压逻辑门均包括NAND门。3.根据权利要求1所述的集成电路，其特征在于，所述行解码器电路被配置成分别在读取操作和修改操作期间交替地启用第一低压路径和第二高压路径。4.根据权利要求1所述的集成电路，其特征在于，所述第一低压电路包括: 第三低压逻辑门，被配置成接收预解码的逻辑信号； 第一反相器，具有耦合至所述第三低压逻辑门的输出的输入； 第二反相器，耦合至所述第一反相器的输出并且具有耦合至所述字线驱动器的输出；以及 第三反相器，具有耦合至所述第三低压逻辑门的输出的输入并且具有耦合至所述第二低压逻辑门的输入的输出。5.根据权利要求1所述的集成电路，其特征在于，所述第二低压电路包括: 第四低压逻辑门，被配置成接收所述预解码的逻辑信号； 第四反相器，具有耦合至所述第四低压逻辑门的输出的输入； 第五反相器，耦合至所述第四反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及 第六反相器，具有耦合至所述第四低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。6.根据权利要求5所述的集成电路，其特征在于，所述第一反相器包括第一PMOS晶体管和第一 NMOS晶体管，所述第一 PMOS晶体管的栅极端子和所述第一 NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第一 PMOS晶体管的漏极端子和所述第一 NMOS晶体管的漏极端子一起耦合至所述第二反相器的输入。7.根据权利要求6所述的集成电路，其特征在于，所述第二反相器包括第二PMOS晶体管和第三NMOS晶体管，所述第二 PMOS晶体管的栅极端子和所述第三NMOS晶体管的栅极端子一起耦合至所述第一反相器的输出并且所述第二 PMOS晶体管的漏极端子和所述第三NMOS晶体管的漏极端子親合在一起。8.根据权利要求7所述的集成电路，其特征在于，所述第三反相器包括第四PMOS晶体管和第四NMOS晶体管，所述第四PMOS晶体管的栅极端子和所述第四NMOS晶体管的栅极端子一起耦合至所述第三低压逻辑门的输出并且所述第四PMOS晶体管的漏极端子和所述第四NMOS晶体管的漏极端子耦合在一起。9.根据权利要求5所述的集成电路，其特征在于，所述第四反相器包括第五PMOS晶体管和第六NMOS晶体管，所述第五PMOS晶体管的栅极端子和所述第六NMOS晶体管的栅极端子耦合在一起以接收预解码的逻辑信号并且所述第五PMOS晶体管的漏极端子和所述第六NMOS晶体管的漏极端子一起耦合至所述第五反相器的输入。10.根据权利要求9所述的集成电路，其特征在于，所述第五反相器包括第六PMOS晶体管和第八NMOS晶体管，所述第六PMOS晶体管的栅极端子和所述第八NMOS晶体管的栅极端子一起耦合至所述第四反相器的输出。11.根据权利要求10所述的集成电路，其特征在于，所述第六反相器包括第八PMOS晶体管和第九NMOS晶体管，所述第八PMOS晶体管的栅极端子和所述第九NMOS晶体管的栅极端子一起耦合至所述第四低压逻辑门的输出并且所述第八PMOS晶体管的漏极端子和所述第九NMOS晶体管的漏极端子耦合在一起。12.—种用于相变非易失性存储器器件的行解码器电路，其特征在于，所述相变非易失性存储器器件包括多个相变存储器单元和耦合至所述多个相变存储器单元的多个字线，所述行解码器电路包括: 第一低压逻辑门； 第一高压电平移位器，具有耦合至所述第一低压逻辑门的输入的输出，所述高压大于所述低压； 第二低压逻辑门； 第二高压电平移位器，具有耦合至所述第二低压逻辑门的输入的输出； 第一低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出； 第二低压逻辑电路，具有耦合至所述第二低压逻辑门的输入的输出；以及 字线驱动器，具有耦合至所述第一低压逻辑门和所述第二低压逻辑门的输出的输入以及耦合至所述多个字线中的所选择的字线的输出。13.根据权利要求12所述的行解码器电路，其特征在于，所述第一低压逻辑门和所述第二低压逻辑门均包括NAND门。14.根据权利要求12所述的行解码器电路，其特征在于，所述行解码器电路被配置成分别在读取操作和修改操作期间交替地启用第一低压路径和第二高压路径。15.根据权利要求12所述的行解码器电路，其特征在于，所述第一低压电路包括: 第三低压逻辑门，被配置成接收预解码的逻辑信号； 第一反相器，具有耦合至所述第三低压逻辑门的输出的输入； 第二反相器，耦合至所述第一反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及 第三反相器，具有耦合至所述第三低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。16.根据权利要求12所述的行解码器电路，其特征在于，所述第二低压电路包括: 第四低压逻辑门，被配置成接收所述预解码的逻辑信号； 第四反相器，具有耦合至所述第四低压逻辑门的输出的输入； 第五反相器，耦合至所述第四反相器的输出并且具有耦合至所述第二低压逻辑门的输入的输出；以及 第六反相器，具有耦合至所述第四低压逻辑门的输出的输入并且具有耦合至所述字线驱动器的输出。
【文档编号】G11C13/00GK205656857SQ201620486731
【公开日】2016年10月19日
【申请日】2016年5月25日 公开号201620486731.6, CN 201620486731, CN 205656857 U, CN 205656857U, CN-U-205656857, CN201620486731, CN201620486731.6, CN205656857 U, CN205656857U
【发明人】M·帕索蒂, V·拉纳
【申请人】意法半导体股份有限公司, 意法半导体国际有限公司