具有宽安全工作范围的高速、高频半导体器件的制作方法

文档序号:6784662阅读:695来源:国知局
专利名称:具有宽安全工作范围的高速、高频半导体器件的制作方法
高速、高频半导体器件要求浅射极结,同时也要求基极宽度小,按常规做法会产生如图一(1)所示的锐角,工作时该锐角部分的电流极易集中,而造成一般半导体器件失效;另外,因基极宽度小,从射极注入的电流不能被充分扩展,并在该电流到达集电极时,造成该集电极局部电力的损耗,而使高速、高频半导体器件的温度大幅提升,助长了热力点的形成,更限制了高速、高频半导体器件的安全工作范围。因此,如图一(2),图一(3)所示,必须增加半导体晶粒的尺寸来满足要求,也就是满足高速、高频半导体器件工作原理的浅结窄基极要求,这样必然使半导体晶粒内部电容增大,进而造成该高速高频半导体器件的高频特性下降。
因此,如何提供一种具有宽安全工作范围的高速、高频半导体器件,成为激发本发明人的发明动机。
本发明人以其多年的相关行业经验,经过不断的思考研究,终使本发明得以诞生。其目的就是为提供一种具有宽安全工作范围的高速、高频半导体器件,以解决原有技术的缺陷。本发明采用基极(或射极)图形形成时,利用硅基片的刻蚀,通过形成该部位三种方向的杂质扩散,进而形成扩散端的特性曲率,用以缓和该部位的电流集中,且获得浅的扩散深度,进而得到宽安全工作范围的高速、高频的半导体器件。本发明可进一步缩小半导体晶粒的尺寸,使其用于工业生产时可降低成本。本发明不仅适用于半导体器件,也适用于集成电路。下面结合实例具体说明如下图例说明E射极B基极1扩散杂质的堆积2纵向杂质的堆积3横向堆积的杂质A横向扩散B向下扩散(深度的扩散)C向斜下方的扩散图一(1)为一般半导体器件的扩散端(浅扩散深度的场合)的示意图。图一(2)为一般半导体器件的扩散端(中扩散深度的场合)的示意图。图一(3)为一般半导体器件的扩散端(深扩散深度的场合)的示意图。图二(1)为本发明的扩散端(通过基极刻蚀的浅端扩散场合)的示意图。图二(2)为本发明的扩散端(通过射极刻蚀的浅端扩散场合)的示意图。图二(3)为本发明的扩散端(通过基极和射极两样刻蚀的浅端扩散场合)的示意图。图三(1)为本发明的“三种方向杂质扩散”,的放大说明图。图三(2)为本发明的杂质扩散方向图。图四为本发明的实例应用图。
参阅图二(1),图二(2),图二(3),本发明采用在基极(或射极)图形形成时,对扩散屏蔽膜的刻蚀及对硅基片的刻蚀,得到浅的扩散深度,有效控制扩散图形周边的特性曲率,用以缓和该部位的电流集中,获得浅的扩散深度,进而得到宽安全工作范围的高速、高频半导体器件。
参阅图三(1),图三(2)所示,本发明采用在基极(或射极)图形形成时,利用硅基片的刻蚀,通过(1,2,3)部分形成该部位的三种方向(A,B,C)的杂质扩散,形成扩散端的特性曲率,用以缓和该部位的电流集中,并获得浅的扩散深度,进而得到宽安全工作范围的高速、高频的半导体器件,要获得浅的扩散和较大的曲率半径,刻蚀深度应尽量深一些,以期获得较好的效果。
图四所示,一典型5微米工作范围的晶体管,晶体尺寸为1.5mm×1.5mm,其中该晶粒实际有效面积为1.45mm×1.45mm=2.1mm2,并采用如图四所示的“王”字形射极图形,经10V测试后工作范围为1A电流。
若利用同样的5微米工作范围的晶体管,晶粒尺寸同样为1.5mm×1.5mm,并利用本发明在基极氧化膜刻蚀后,将硝酸和氢氟酸为主的混合酸溶液刻蚀掉2微米后,采用图四的“王”字形射极图形,经10V测试后该工作范围为1.7A电流。
再参阅图四,该实际晶粒尺寸为2.45mm×2.45mm=6.0mm2,采用图四的“王”字形射极图形,经20V测试后该工作范围为4A电流。若利用同样晶粒尺寸为2.45mm×2.45mm=6.0mm2,并利用本发明在基极氧化膜刻蚀后,将硝酸和氢氟酸为主的混合酸溶液刻蚀掉2微米后,并采用图四的“王”字形射极图形,经20V测试后该工作范围为5.8A电流。
由上述事实可知,在基极进行2微米左右的刻蚀后,其安全工作范围可扩大50%-70%。为进一步说明其实用性,特将其优点列举如下1.避免过电流产生。2.避免半导体元器件过热、损坏。3.实用性高。4.多用途。(不仅适用于半导体元件,还适用于集成电路)5.具有工业利用价值。
上面所述,仅为本发明的较佳实例,凡利用本发明的上述技术及方法所做的变化,均应包含在发明之列。
权利要求
本发明是提供一种具有宽安全工作范围的高速、高频半导体器件,其特点在于在基极(或射极)图形形成时,通过对扩散屏蔽膜及硅基片的刻蚀,得到浅的扩散深度,有效控制扩散图形周边的特性曲线,用以缓和该部位的电流集中,使局部热点分散,因浅的扩散深度,进而得到宽安全工作范围的高速、高频的半导体器件。
全文摘要
一般高速、高频半导体器件受到过电压、过电流影响后,极易失效,通常采用多射极并联结构来改善,但为平衡多射极结构的电流,往往需要在各个射极上装设电阻,而使半导体尺寸变大,电容增大,导致该器件高频特性下降。为解决上述缺陷,本发明采用在基极或射极图形形成时,利用硅基片的刻蚀,形成该部位三种方向的杂质扩散及扩散端特性曲率,用以缓和该部位电流集中,并获得浅的扩散深度,进而得到宽安全工作范围的高速、高频半导体器件。
文档编号H01L29/70GK1326228SQ0010933
公开日2001年12月12日 申请日期2000年5月29日 优先权日2000年5月29日
发明者陈庆丰 申请人:北京普罗强生半导体有限公司
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