专利名称：半导体存储装置及其制造方法
技术领域：
本发明涉及半导体存储装置及其制造方法，特别是涉及具备为保持形成在半导体衬底上的记忆的强电介质电容元件或者高电介质电容元件和存储单元晶体管的半导体存储器及其制造方法。
图9是模式性地示出现有的存储器单元的剖面图。如图9所示，在半导体衬底(硅衬底)101的表面区域内，形成源、漏扩散层102，在半导体衬底101上，通过栅绝缘膜形成栅电极103，由此，构成成为存储单元晶体管的场效应晶体管。由第1金属布线105形成位线，通过第1插头(接触插头)104与场效应晶体管一方的扩散层102电气连接。
在场效应晶体管上，通过层间绝缘膜、第1金属布线105、第1插头104，形成由阻挡层107、下部电极111、强电介质膜(或高电介质膜)112、上部电极113构成电容元件。下部电极111通过阻挡层107、第2插头(转接插头)106、第1金属布线105、第1插头104与半导体衬底101表面的场效应晶体管另一方的扩散层102连接。在这样结构的半导体存储装置中、字线WL兼着场效应晶体管的栅电极103。此外，在图9中，层间绝缘膜118并没有区别显示形成在半导体衬底上的、第1金属布线105堆积在它上面的第1层间绝缘膜和形成在第1层间绝缘膜上、阻挡层107堆积在它上面的第2层间绝缘膜。
强(高)电介质膜112由PZT(PbZrXTi1-XO3)、SBT(SrBi2Ta2O9)等构成，如特开平11-317500号公报公开的那样由CVD(化学气相生长)等形成。
在电容元件上，形成称为电容覆盖膜(也称为「电容覆盖绝缘膜」)115，在它的上面形成作为屏极线的第2金属布线116。
强(高)电介质膜，通常在氧化气氛中形成，还有，在形成强(高)电介质膜后，为了稳定强电介质膜，许多情况下需要在氧化气氛下退火。为此，作为下部电极111及上部电极113使用Pt、Ir、Ru等的铂族金属或者IrO2、RuO2、SrRuO3等的导电性氧化物。阻挡层107例如在特开平8-236719号公报等记载的那样，通常使用TiN、以防止插头材料向上方扩散。
作为第1、第2金属布线105、116要求它具有容易微细加工、与层间绝缘膜118和成为电容覆盖膜115的SiO2有优秀的粘附性、低电阻率，例如，使用用了WSi2、Ti、TiN、Al的多层膜。
在第2金属布线116上，用等离子体CVD法形成氮化硅膜(SiNX)或者氮氧化硅膜(SiOXNY)作为钝化膜117。此外，还如特开平7-245237号公报所记载的那样，半导体存储器数据重写的抗疲劳性很大程度上依赖于构成与强(高)电介质膜相接的下部电极111的材料。作为下部电极111如采用Ir、Ru或者IrO2、RuO2、SrRuO3等的导电性氧化物，数据重写抗疲劳性就显著提高。因此，使用这些材料作为下部电极111。
采用Ir、Ru、IrO2、RuO2、SrRuO3等的导电性氧化物作为下部电极材料的情况下，例如特开平6-326249号公报所记载的那样，考虑下部电极材料和半导体衬底的粘附性，阻挡层用TiN/Ti(下层Ti、上层TiN)，在顺序叠层了阻挡层、下部电极的多层膜上成膜强(高)电介质膜的结构。
作为一个例子，在制作了W插头的半导体衬底上，形成Ru/TiN/Ti作为下部电极/阻挡层结构，在它的上面，用CVD法在衬底温度430℃下生长PZT膜，图10示出用扫描电子显微镜观察PZT膜剖面的图象。图11是将图10示出的图象与图9的结构相关连示出的模式图。
参照图10及图11，可以看到仅仅在W插头上的区域上PZT/Ru从TiN剥落飘起的样子。因为PZT引起大的应力，剥落飘起起因于半导体衬底、W插头、阻挡层、下部电极及PZT膜之间的热力学关系，我们推测是因为PZT膜112引起的应力集中在W插头106上而产生的。
而且，W插头上的下部电极一从阻挡层飘起、该W插头上的存储器单元的电容就变的不良，这样，半导体存储器的制造成品率就下降。还有，对应从阻挡层飘起的程度(连接不良的程度)也使器件特性的可靠性下降。
因此，本发明欲解决的课题是提供能抑制在插头上区域的下部电极从阻挡层的飘起，提高制造成品率的半导体存储装置及其制造方法。
提供解决所述课题手段的本发明的结构是包含下部电极、电介质膜、上部电极的电容元件的所述下部电极下的阻挡层至少包含第1金属膜、金属氮化膜及第2金属膜的结构。所述金属氮化膜是所述第1金属膜或第2金属膜的金属元素的氮化膜。
以下说明本发明的工作原理及实施方式。本申请的发明者们为解决所述课题、进行反复实验锐意检讨的结果发现了全新规则将所述强(高)电介质膜的下部电极下的阻挡层由包含用金属夹持的Ti、Ta等的金属氮化膜的三层膜构成时、就能有效的抑制在插头上的区域上电介质膜(例如PZT)和下部电极(Ir或Ru)从阻挡膜的飘起。
三层膜中，最上层的第2金属起着提高和下部电极粘附性的作用。形成在第2金属下层的金属氮化膜，不仅对抑制插头材料及氧扩散是必要的，对抑制W插头上区域的下部电极飘起也是必要的。这可由在Ru/Ti上成膜PZT时在所述插头上产生飘起的实验事实可以验证。其理由我们料想是插头材料向上方的扩散对下部电极的飘起也有影响。
这里，如果仅仅使第1金属与金属氮化膜叠层不能充分抑制插头上区域的下部电极飘起。这可由在Ru/Ti/TiN上成膜PZT时产生所述在插头上的飘起这一实验事实验证。
为抑制下部电极的剥落，有必要进一步在该金属氮化膜的下层上形成第1金属，有必要从下层起顺序叠层第1金属膜、金属氮化膜、第2金属膜形成3层膜。金属氮化膜是第1金属或第2金属的氮化膜。
第1金属对抑制下部电极的剥落必要的理由我们推测是因为金属氮化膜的结晶性比它更受下层膜的结晶性的影响，及起到缓和第1金属在插头上的应力集中的作用。
构成阻挡层的3层膜最好是用Ti夹持TiN的3层膜(Ti/TiN/Ti)或者用Ta夹持TaN的3层膜(Ta/TaN/Ta)。这是因为Ti及Ta与Ir及Ru的粘附性是优秀的。
进一步、Ti、TiN、Ta及TaN是历来在LSI制造工艺中常用的材料，可以利用已有的成膜设备，这是为了抑制半导体存储器制造价格的上升。
还有、强(高)电介质电容元件的上部电极及下部电极最好以Ru或者RuOX为主体构成。这是因为Ru是铂族元素中唯一能用化学腐蚀法进行微细加工的元素。
下部电极飘起的发生频度也强烈的依赖于强(高)电介质的成膜温度。根据本申请发明者等的实验，PZT的成膜温度一超过475℃、即使用3层膜作为阻挡膜也能看到下部电极飘起的现象。因此，强(高)电介质的成膜温度最好在500℃以下、在475℃以下更好。
本发明的半导体存储器由以下各部分构成具有形成在制作了晶体管等的半导体衬底上的层间绝缘膜及达到该层间绝缘膜表面的插头，在该插头上从下层起顺序叠层生长阻挡层、下部电极、强电介质膜或者高电介质膜及上部电极的电容元件，在具有这种电容元件的半导体存储装置中，下部电极由Ru、Ir或者导电性氧化物构成，阻挡层由至少3层以上的多层膜构成，阻挡层与下部电极连接的材料由第1金属构成，阻挡层与插头或者层间绝缘膜连接的材料由第2金属构成，在第1金属和第2金属间至少形成一层的金属氮化物膜，该金属氮化物膜由第1金属或者第2金属的氮化膜组成。
图1是示出本发明一实施方式的半导体存储单元构造的剖面图。
图2是示出本发明制造方法一实施方式工程顺序剖面的工程剖面图。
图3是示出本发明制造方法一实施方式工程顺序剖面的工程剖面图。
图4是示出本发明一实施例的剖面图。
图5是示出本发明制造方法一实施例工程顺序剖面的工程剖面图。
图6是示出本发明制造方法一实施例工程顺序剖面的工程剖面图。
图7是示出本发明第2实施例的剖面图。
图8是示出本发明第3实施例的剖面图。
图9是示出现有的存储器的剖面图。
图10是为说明发明必须解决的课题的图，是用扫描电子显微镜观察半导体衬底的电容元件的下部电极和W插头的剖面得到的图象。
图11是模式性显示图10图象的图。
符号说明1、101-半导体衬底，2、102-扩散层，3、103-栅电极，4、104-第1插头，5、105-第1金属布线，6、106-第2插头，7、118-层间绝缘膜，8-第2金属，9-第1金属或者第2金属的金属氮化膜，10-第1金属，11、111-下部电极，12、112-强(高)电介质膜，13、113-上部电极，14-帽盖，15-电容覆盖膜，16、116-第2金属布线，17、117-钝化膜，18-第3插头，19、107-阻挡层。
该半导体存储器具有半导体衬底1、设在该半导体衬底1上的存储单元晶体管及第1金属布线5、强电介质电容元件(或者高电介质电容元件)、设在强电介质电容元件(或者高电介质电容元件)上的第2金属布线16。在图1中，金属布线虽然示出了第1金属布线5、第2金属布线16的2层布线结构，但是，并不限定于2层布线结构，金属布线是几层都可以。
强电介质电容元件(或者高电介质电容元件)包含下部电极11、强电介质膜(高电介质膜)12、上部电极13。上部电极13以铂族元素为主体构成。
强电介质膜12由PZT、PLZT、SBT等组成。此外，以下就将强电介质电容膜作为电容元件电容膜的强电介质电容元件作一说明，对于像用氧化钽Ta2O5膜、BST((Ba、Sr)TiO3)等的高电介质膜的高电介质电容元件也同样适用。
下部电极11由Ru、Ir或者RuO2、IrO2、SrRuO3等的导电性氧化物为主体构成。
在下部电极11的下层上连接存在第2金属膜10，在第2插头6上连接存在第1金属膜8。
在第1金属膜8和第2金属膜10之间插入金属氮化膜9。此外，在第1金属膜8和第2金属膜10之间也可以插入金属氮化膜9以外的金属。第2金属布线16在接触孔内与上部电极13连接。
图2至图3是为说明本发明一实施方式制造方法工程顺序的工程剖面图。参照图2及图3，说明本实施方式半导体存储器的制造方法。用通常的MOS晶体管工程形成晶体管、第1插头4、第1金属布线5及第2插头6。第1金属布线5以AI为主体构成。第1插头4、第2插头6用W、多晶硅等构成。在第1金属布线5上形成第2插头6后、用CMP(Chemical Mechanical Polishing)进行平坦化(参照图2(a))。
平坦化后，在层间绝缘膜7的表面上、从下层一侧开始顺序形成第1金属膜8、金属氮化膜9、第2金属膜10(参照图2(b))。作为第1金属膜8、第2金属膜10使用Ti、Ta。此外，作为第2金属膜10也可以用Pt。
金属氮化膜9是第1金属膜8或者第2金属膜10的金属元素的氮化物。
其次，形成下部电极11，在它的上面形成强电介质膜12、上部电极13(参照图2(b))。
作为下部电极11用Ru、Ir或者RuOX、IrOX、SrRuO3等的导电性氧化物。
作为强电介质膜12为了得到常温下非易失性存储器工作所必须的残留极化最好是PZT(PbZrXT1-XO3)。成为强电介质膜12的PZT膜，由溅射法、溶胶·凝胶法、CVD法等形成。或者是PZLT((Pb，La)(Zr，Ti)O3)、SrBi2Ta2O9等也可以。强电介质12的成膜在500℃以下进行，在475℃以下进行更好。
作为上部电极13用Ru、Ir或者RuOX、IrOX、SrRuO3等的导电性氧化物。在用Ru或者RuOX为主体(主成分)构成上部电极13的情况下，在上部电极13上最好形成TiN等的帽盖。Ru及RuOX用氧等离子体处理消失，而氧等离子体处理是为去除在电容元件的加工和形成上部电极的接触时使用的感光胶进行的。由在上部电极13上设置TiN等的帽盖以防止氧等离子体处理时Ru、RuOX的消失。
在上部电极13成膜后，用感光胶做掩膜刻蚀上部电极13、强电介质膜12、下部电极11、第2金属10、金属氮化膜9、第1金属膜8(参照图3(c))。
然后，在堆积氧化硅膜等绝缘膜作为电容覆盖膜(也叫做「电容覆盖绝缘膜」)15后，形成通到上部电极13的接触孔(参照图3(d))。
接着，作为第2金属布线16用WSi2、TiN、Al等为主体(主成分)形成(参照图3(d))。
进一步，在屏极线16上形成钝化膜17(参照图1)。作为钝化膜17用等离子体CVD法形成氮化硅膜(SiNX)或者氮氧化硅膜(SiOXNY)。
如采用本发明的实施方式，在强(高)电介质膜成膜中或其后的退火中，能够抑制下部电极在插头上的区域飘起。
图4示出本发明第1实施例的剖面图。该半导体存储器具有半导体衬底1、设在半导体衬底1上的存储器单元晶体管及第1金属布线5、强电介质电容元件、设在强电介质电容元件上的第2金属布线16。
作为强电介质电容元件构造包含下部电极11、强电介质膜12、上部电极13。在下部电极11的下面形成作为第2金属(膜)10的Ti膜，在第2金属10的下面形成作为金属氮化膜9的TiN膜，在它的下面形成作为第1金属(膜)8的Ti膜。
就本发明一实施例的制造方法进行说明。图5至图6示出本发明的一实施例制造方法主要工程工程顺序的剖面图。用通常的硅半导体集成电路制造工艺(至少包含一层金属布线层的LSI制造工艺)、在半导体衬底1上制成场效应晶体管、第1插头4、第1金属布线5。
在第1金属布线5上面形成到达用CMP法平坦化的层间绝缘膜7表面的第2插头6(参照图5(a))。
第1金属布线5从下层起依次叠层Ti、TiN、Al、TiN构成。在本实施例中第1插头4、第2插头6都由W构成。
接着，在平坦化层间绝缘膜7上，用溅射法、依次成膜作为第1金属膜8的Ti膜，作为金属氮化膜9的TiN膜，作为第2金属膜10的Ti膜。接着，在第2金属膜10上用溅射法形成作为下部电极11的Ru膜(参照图5(b))。
接着，在下部电极11上形成强电介质膜12(参照图5(b))。如特开平11-317500号公报记载的那样，强电介质膜12的成膜是用CVD法、在衬底温度430℃下、形成膜厚约200nm(纳米)的PZT(PbZr0.45Ti0.55O3)。
PZT膜成膜后，为改善强电介质的极化特性，在氧气氛中400℃下进行约十分钟的退火。PZT的成膜及其后的退火是在氧化气氛中进行的。
强电介质膜12的成膜及它的退火，一般如特开平8-236719号公报记载的那样，多是在600℃左右进行的。这种情况下，第2插头6或者在它上面形成的Ti、TiN被氧化，有时会发生下部电极11一第2插头6间导通不良的情况。
在本实施例中，用CVD法成膜PZT膜，由于采用CVD法，衬底温度是430℃以下的低温，在强电介质膜12的成膜及退火工程中、不会产生第2插头6或者在它上面形成的Ti、TiN被氧化，在下部电极11-第2插头6间导通不良的现象。
再次，在强电介质膜12上用溅射法依次形成作为上部电极13的Ru、作为帽盖14(参照图5(b))的TiN。在上部电极13上的帽盖14(TiN)被用来防止进行氧等离子体处理除去抗蚀剂掩膜时Ru的消失，抗蚀剂掩膜是在电容加工和形成与上部电极13的接触孔时使用的。这是因为Ru在用氧等离子体处理时容易被刻蚀的缘故。
接着，由RIE法(Reactive Ion Etching)将帽盖14、上部电极13图形化。其次，用RIE法同时将强电介质膜12、下部电极11、第2金属膜10、金属氮化膜9、第1金属膜8图形化(参照图6(c))。
然后，作为电容覆盖膜15用臭氧(O3)和TEOS(tetraethylorthosilicate)作为源气体、由等离子体CVD法、在衬底温度375℃下、形成SiO2膜，由RIE法形成达到帽盖14的接触孔(参照图6(d))。为了除去形成接触孔时加在强电介质膜12上的损伤，在形成接触孔后，在氮气气氛中、400℃下、进行十分钟的退火。接着，作为第2金属布线16，用溅射法依次堆积TiN、Al、TiN，用RIE法图形化、形成屏极线(参照图6(d))。
在屏极线图形化后，为使强电介质极化特性稳定化，在氮气气氛中400℃下进行十分钟的退火。进一步，在第2金属布线16上，用SiH4、NH3、N2O作原料气体、在衬底温度300℃下、用等离子体CVD法形成膜厚1μm(微米)的氮氧化硅膜(SiOXNY)作为钝化膜17。
下面，说明本发明的第2实施例。图7是示出本发明第2实施例的构成的图。
在本实施例中，作为阻挡层形成5层的叠层结构Ti/TiN/Ti/TiN/Ti。
像这个实施例那样，阻挡层在与下部电极11连接的第2金属膜(Ti)和与插头6连接的第1金属膜(Ti)之间夹持金属氮化膜即可，进一步，夹持其它的金属也可以。在该实施例中，在第2金属膜(Ti)和与插头连接的第1金属膜(Ti)之间，插入了TiN/Ti/TiN的叠层膜。
下面，说明本发明的第3实施例。图8是示出本发明第3实施例的构成的图。参照图8，在该实施例中，作为成为下部电极11下的阻挡层的第2金属膜10/金属氮化膜9/第1金属膜8叠层结构具备Ta/TaN/Ta。
还有，在所述各实施例中，设置在电容覆盖膜15上形成了接触孔的第2金属布线16是直接与上部电极13上的帽盖14连接的，但是在该实施例中，不采用这样的结构，第2金属布线16通过设在电容覆盖膜15上的埋入转接孔的第3插头18与上部电极13上的帽盖14连接。
此外，作为阻挡层，在所述实施例所示结构之外，作为第2金属膜/金属氮化膜/第1金属膜的叠层构造也可以是Ti/TaN/Ta、Ta/TaN/Ti、Pt/TiN/Ti、Pt/TaN/Ta、Pt/TaN/Ti等。又，作为上部电极也可以是Ru/O2/Ru、IrO2/Ir、SrRuO3/Ru等。
结合以上各实施例已经说明了本发明，但是，本发明不仅限于上述实施例示出的结构，在专利申请权利要求各要求项发明的范围内，当然包含了只要是同行业者就能得到的各种变形、修改。发明的效果如以上说明的那样，采用本发明，作为阻挡层由于它具有由第1金属膜、金属氮化膜、第2金属膜组成的至少3层结构，能够抑制在电容膜成膜中或者在其后的退火中下部电极在插头上区域的飘起，能够提高强电介质存储器的制造成品率和器件的可靠性。
权利要求
1.一种半导体存储装置，它具有达到设在形成了有源元件的半导体衬底上的层间绝缘膜表面的插头，在所述插头上，由阻挡层、下部电极、强电介质膜或者高电介质膜组成的电容膜及上部电极按这样的顺序叠层而成电容元件，是具有这样电容元件的半导体存储装置，其特征在于所述阻挡层，有3层以上的叠层结构，在所述插头表面或者与所述层间绝缘膜表面连接的一侧有第1金属层，在与所述下部电极连接的一侧有第2金属层，在所述第1金属和所述第2金属的层之间，至少具备一层金属氮化膜。
2.根据权利要求1所述的半导体存储装置，其特征在于所述金属氮化膜是所述第1金属或者第2金属的氮化膜。
3.根据权利要求1或2所述的半导体存储装置，其特征在于所述下部电极至少包含在含有Ru及Ir的铂族元素和铂族元素的导电性氧化物中的一个。
4.根据权利要求1或2所述的半导体存储装置，其特征在于所述第1金属和所述第2金属的组合至少是Ti和Ti、Ti和Ta、Ta和Ti、Ta和Ta中的一种。
5.根据权利要求1所述的半导体存储装置，其特征在于所述第2金属由Pt组成，所述第1金属由Ti或者Ta组成。
6.根据权利要求5所述的半导体存储装置，其特征在于所述金属氮化物是TiN或者TaN。
7.根据权利要求1或2所述的半导体存储装置，其特征在于所述插头是含有以W作为主成分的插头。
8.根据权利要求1所述的半导体存储装置，其特征在于所述电容膜是用溅射法或者溶胶凝胶法形成的。
9.根据权利要求1所述的半导体存储装置，其特征在于所述电容膜是用CVD(化学气相生长)法形成的。
10.根据权利要求9所述的半导体存储装置，其特征在于所述电容膜是在500℃以下的成膜温度下形成的。
11.根据权利要求9所述的半导体存储装置，其特征在于所述电容膜是在475℃以下的成膜温度下形成的。
12.一种半导体存储装置，它具备在半导体衬底上的电容元件，电容元件具有电介质膜、夹持所述电介质膜的下部电极和上部电极；所述下部电极在它的下面设有阻挡层、通过导电部材与它的下层电气连接，其特征在于所述阻挡层，包含从下开始依次为第1金属膜、金属氮化膜及第2金属膜的至少3层。
13.根据权利要求12所述的半导体存储装置，其特征在于所述金属氮化膜，由第1金属膜或第2金属膜的金属元素的氮化物组成。
14.根据权利要求12所述的半导体存储装置，其特征在于根据需要在所述上部电极的上面设置导电性帽盖层，所述上部电极是与上层的布线层接触或者通过转接插头与上层的布线层连接。
15.一种半导体存储装置制造方法，作为在半导体衬底上形成电容元件的工程，它至少包含在一端与底层连接的导电部材的另一端上形成阻挡层的工程、在所述阻挡层上形成下部电极的工程、在所述下部电极上形成电介质膜的工程、在所述电介质膜上形成上部电极的工程；其特征在于所述阻挡层形成工程，包含依次叠层生长第1金属膜、金属氮化膜、第2金属膜的工程。
16.根据权利要求15所述的半导体存储装置制造方法，其特征在于所述导电部材，一端达到设在所述半导体衬底上的层间绝缘膜表面上、另一端延伸到下层的导电层或者所述半导体衬底表面上，在所述层间绝缘膜表面上依次堆积所述阻挡层、所述下部电极、所述电介质膜及所述上部电极形成叠层膜，将所述叠层膜图形化，作成所述下部电极通过所述阻挡层与所述导电部材电气连接的电容元件，形成所述阻挡层的工程包含在所述层间绝缘膜表面上形成成为所述阻挡层最下层的所述第1金属膜的工程、在所述第1金属膜上形成所述金属氮化膜的工程、形成成为所述阻挡层最上层的所述第2金属膜的工程。
17.根据权利要求15或者16所述的半导体存储装置制造方法，其特征在于所述金属氮化膜是第1金属膜或第2金属膜的金属元素的氮化物。
18.根据权利要求15或16所述的半导体存储装置制造方法，其特征在于所述第2金属膜、所述金属氮化膜、所述第1金属膜是Ti、TiN、Ti、Ti、TaN、Ta、Ta、TaN、Ti、Pt、TiN、Ti、Pt、TaN、Ta、Pt、TaN、Ti组合中的任一种。
19.根据权利要求15或16所述的半导体存储装置制造方法，其特征在于所述下部电极，包含Ru、Ir、Ru氧化物、Ir氧化物、SrRuO3中的至少一种。
20.根据权利要求16所述的半导体存储装置制造方法，其特征在于形成所述阻挡层的工程包含在所述层间绝缘膜的表面上形成第1金属膜的工程、在所述第1金属膜上形成金属氮化膜的工程、在所述金属氮化膜上按规定的组合叠层金属膜和金属氮化膜形成叠层体的工程、在所述叠层体上形成成为所述阻挡层最上层的第2金属膜的工程。
21.根据权利要求15或16所述的半导体存储装置制造方法，其特征在于所述导电部材含W作为主成分。
22.根据权利要求15或16所述的半导体存储装置制造方法，其特征在于所述电介质膜是在500℃以下的成膜温度下形成的。
23.根据权利要求15或16所述的半导体存储装置制造方法，其特征在于所述电介质膜是在475℃以下的成膜温度下形成的。
24.根据权利要求15或16所述的半导体存储装置制造方法，其特征在于所述电介质膜由PZT膜组成、在衬底温度430℃以下用CVD(化学气相生长)法形成的。
25.根据权利要求15或16所述的半导体存储装置制造方法，其特征在于所述电介质膜是用溅射法或者溶胶凝胶法形成的。
26.一种半导体装置，它具备在衬底上的电容元件，电容元件具有电介质膜、和相互相对配置的、所述电介质膜插入其间的第1及第2电极，在与所述第1电极的所述电介质膜相对一侧的面相反一侧的面接触、配设阻挡层，其特征在于所述阻挡层包含第1金属膜、金属氮化膜、第2金属膜的至少3层。
全文摘要
本发明提供一种半导体存储装置及其制造方法,是在PZT成膜中或者在其后的热处理时,能够抑制在插头上的区域的强电介质电容元件下部电极剥落的结构及其制造方法。是在强电介质电容元件下部电极的下面顺序叠层生长第1金属、金属氮化膜、第2金属,形成3层膜,该金属氮化膜由第1金属或者第2金属的氮化物构成。
文档编号H01L21/28GK1375876SQ0210742
公开日2002年10月23日 申请日期2002年3月15日 优先权日2001年3月16日
发明者筱原壮太, 竹村浩一, 辻田泰广, 森秀光 申请人:日本电气株式会社