专利名称：单电子多值存储器的制作方法
技术领域：
本发明涉及一种半导体单电子多值存储器。尤其是一种多栅极和多个超小浮栅金属—氧化物—半导体(MOS)场效应晶体管型单电子多值存储器。适用于集成电路芯片、计算机、通信设备、科学仪器等信息处理和信息存储系统。
与单电子逻辑电路相比，单电子存储器电路的设计、制造技术较成熟，易实现。目前已实现了几种单电子存储器电路。如用GaAs、Al材料制作的单电子存储器电路，但它的工作温度非常低约4.2K；基于硅衬底的多晶硅粒子单电子存储器，它的工作温度是室温。但是，这种单电子存储器工艺重复性差，多晶硅粒子的大小尺寸控制性差，不利于生产。最近，能工作在室温及易于生产的超小浮栅金属—氧化物—半导体(MOS)场效应晶体管型单电子存储器被提出来了。它是由超小纳米浮栅、浮栅上面的控制栅极、MOS管的沟道、源极和漏极构成的。当在控制栅极上加一个适当的电压脉冲时，一个电子或少数个电子可以从沟道隧穿到超小浮栅上并存储起来，把超小浮栅上有无附加电子定义成二进制的“1”和“0”的状态，既可实现逻辑状态“写”的功能；超小纳米浮栅上有无附加电子直接影响MOS管的阈值电压Vth，从而改变漏源极间的电流Ids大小，检测漏源极间的电流的大小变化可以知道超小纳米浮栅上有无附加电子的状态，既可实现逻辑状态“读”的功能；当在控制栅极上加一个适当的负电压脉冲时，通过隧穿效应清除超小纳米浮栅上的附加电子，实现逻辑状态“擦”的功能。该器件可在室温条件现下工作，其制作基本工艺于目前的半导体集成电路工艺相兼容，重复性好，可与CMOS电路集成，便于大规模集成。如果单电子存储器的存储状态多值化，可进一步提高信息存储密度。
为了达到上述目的，本发明采用以下技术方案本发明一种单电子多值存储器件，其特征在于，其中包括具有面密度为N0的多个超小纳米浮栅；n个小控制栅极，该n个小控制栅极制作在浮栅上；在浮栅下面有MOS管的沟道和衬底；在浮栅和栅极之间有控制栅绝缘膜或控制栅绝缘膜电容Cct1；在浮栅和沟道之间有隧穿膜或隧穿结Ci；在沟道两极分别有源极和漏极；电子可以通过隧穿膜在超小纳米浮栅和沟道之间隧穿，也可以在相邻的超小纳米浮栅之间相互隧穿；n个小控制栅极上加n位二进制的输入信号，实现2n值存储。
其中n个小控制栅极的面积SGatei之间服从SGatei i+1＝2SGatei和SGatei＝2iSGate0的关系，其中i＝0，1，2...n-1。
其中加在n个小控制栅极上的n位an-1...ai...a2a1a0二进制输入信号的0和1分别是由低电平和高电平来实现；输入信号的第i位是加到第i个小控制栅极，实现2n值存储。
其中具有面密度为N0的多个超小纳米浮栅或量子点、浮栅上面的2个小控制栅极、控制栅绝缘膜、隧穿膜、MOS管的沟道、源极和漏极，小控制栅极的面积是另一小控制栅极的面积的两倍。
其中器件的衬底是硅，硅纳米晶体或锗硅纳米晶体构成超小纳米浮栅，氧化硅或氮化硅形成控制栅绝缘膜和隧穿膜。
其中单电子值存储器件的栅极可以有两种不同的排列方式，第一种方式是n个小控制栅极沿MOS管沟道宽度方向排列的；第二种方式是n个小控制栅极沿MOS管沟道长度方向排列的。
其中在读取单电子多值存储器件的存储信息时，在所有的控制栅极上加一个不会让电子在超小浮栅和沟道之间隧穿的电压。
其中在所有的小控制栅极上加一个适当的负电压脉冲清除小纳米浮栅面上的附加电荷，实现存储状态擦的动作。
如
图1所示，本发明一种单电子多值存储器件，其中包括具有面密度为N0的多个超小纳米浮栅200，其中n个小控制栅极100的面积SGatei之间服从SGatei i+1＝2SGatei和SGatei＝2iSGate0的关系，其中i＝0，1，2...n-1；n个小控制栅极100，该n个小控制栅极100制作在浮栅200上，其中加在n个小控制栅极100上的n位an-1...ai...a2a1a0二进制输入信号的0和1分别是由低电平和高电平来实现；输入信号的第i位是加到第i个小控制栅极100，实现2n值存储；在浮栅200下面有MOS管的沟道107和衬底106，该衬底是硅，硅纳米晶体或锗硅纳米晶体构成超小纳米浮栅200，氧化硅或氮化硅形成控制栅绝缘膜105和隧穿膜103；在浮栅200和栅极100之间有控制栅绝缘膜105或控制栅绝缘膜电容Cct1；在浮栅200和沟道107之间有隧穿膜103或隧穿结Ci；在沟道两极分别有源极101和漏极102；其中具有面密度为N0的多个超小纳米浮栅200或量子点、浮栅上面的2个小控制栅极100-0、控制栅绝缘膜105、隧穿膜103、MOS管的沟道107、源极101和漏极102，小控制栅极100-1的面积是小控制栅极100-0的面积的两倍；其中单电子值存储器件的栅极100可以有两种不同的排列方式，第一种方式是n个小控制栅极100沿MOS管沟道107宽度方向排列的；第二种方式是n个小控制栅极100沿MOS管沟道107长度方向排列的。
其中在读取单电子多值存储器件的存储信息时，在所有的控制栅极上加一个不会让电子在超小浮栅200和沟道107之间隧穿的电压。
其中在所有的小控制栅极100上加一个适当的负电压脉冲清除小纳米浮栅200面上的附加电荷，实现存储状态擦的动作。
电子可以通过隧穿膜103在超小纳米浮栅200和沟道107之间隧穿，也可以在相邻的超小纳米浮栅200之间相互隧穿；n个小控制栅极100上加n位二进制的输入信号，实现2n值存储。
单电子多值存储器件的基本结构是有多个输入端半导体超小浮栅MOS型器件。它由超小浮栅200(面密度为N0)、n个小控制栅极(0、1、2...i...n-1)、MOS管的沟道103、源极101和漏极102、控制栅绝缘膜电容Cct1、隧穿膜(隧穿结Cj)、超小浮栅之间的隧穿结Ci构成。各个小控制栅极的面积SGatei之间存在以下的关系SGatei＝2iSGate0， (1)即第i个小控制栅极的面积SGatei是第0个小浮栅的的面积SGate0的2i倍。超小浮栅的面密度是N0。电子可以在超小浮栅和沟道之间隧穿(隧穿结Cj)，也可以在相邻的超小浮栅之间相互隧穿(相互隧穿结Ci)。假设在小控制栅极上加一个适当的电压脉冲时，库伦阻塞被打破，单个电子从沟道隧穿到一个超小浮栅上并存储起来，这样在第i个小控制栅极下面共有Ni＝N0Sgatei(2)个附加电子。由于库伦阻塞现象，隧穿电子的个数是可以精确地控制的。如果在小控制栅极上加一个0电位时，在超小浮栅和沟道之间不发生点电子隧穿。定义电压脉冲的高电位和0电位分别为二进制信号“1”和“0”。将n位二进制的信号(an-1...ai...a1a0)的每一位ai分别加到一个对应小控制栅极i上时，在所有的超小浮栅上共有N=Σi=0n-1Ni=Σi=0n-1N02iaiSgate0---(3)]]>个附加电子并存储起来。当小控制栅极上的电压脉冲去掉之后，由于电子可在相邻的超小浮栅之间隧穿，局域分布的存储电子可均匀分散到整个超小浮栅薄层。在超小浮栅薄层上的电子面密度为Ns=N0Σi=0n-12iaiΣi=0n-22i.---(4)]]>n位的二进制信号共有2n个取值，电子的面密度Ns可取2n个离散的值，既可实现多(2n)值逻辑状态“写”的功能。由于超小浮栅薄层上的电子面密度Ns可离散地变化，MOS晶体管的阈值也相应地发生变化ΔVT=qNsϵox(tox+12ϵoxϵSitwell)---(5)]]>q是电子电荷、tox是控制栅极和超小浮栅之间绝缘模的厚度，twell是超小浮栅的特征几何尺寸，εox和εSi分别是氧化膜和硅的介电常数。按式(5)可得到MOS晶体管的阈值变化，从而改变漏极102和源极101间的电流Ids，在给出一个适当的栅极—源极电压(在超小浮栅存储信息时，不会让电子在超小浮栅和沟道之间隧穿的电压) 的情况下，测量漏源极间的电流的大小变化可以检测出超小浮栅平面上的电荷密度既存储的信号状态，实现逻辑状态“读”的功能；当在所有的小控制栅极上加一个负电压脉冲时，库伦阻塞被打破，超小浮栅上的所有的附加电子隧穿到沟道，实现逻辑状态“擦”的功能。
图2给出了有两个小控制栅极的硅半导体超小浮栅MOS型单电子4值存储器件的例子的结构图。(a)是平面图，(b)是截面图。如图2(b)所示，它由超小浮栅薄层304(nano-crystal Si)、控制栅氧化膜305(SiO2)、硅氧化电子隧穿膜303(SiO2)、2个小控制栅极310和311、n+源极301和n+漏极302构成。控制栅硅氧化层比硅氧化电子隧穿膜厚，硅氧化电子隧穿膜的厚度在5nm以下。超小浮栅薄层是由硅的纳米晶体粒子构成。硅的纳米晶体粒子的直径在5nm以下。在超小浮栅薄层上硅的纳米晶体粒子的面密度N0大于1011/cm2。电子可以在超小浮栅和沟道之间隧穿，也可以在相邻的超小浮栅之间相互隧穿。小控制栅极311的面积SGate1大于小控制栅极310的面积SGate0，并且SGate1＝2SGate0。
(6)在小控制栅极310和311分别加2位二进制的信号(a1ao)的低位值ao和高位值a1时，按式(4)和(5)可得到下表的超小浮栅薄层上的电荷密度和MOS管的阈值电压变化(图3)。随控制栅极上输入信号a1ao的变化，电子的面表1输入信号(a1ao)及浮栅薄层上的电荷密度Ns，阈值电压变化ΔVt间的关系。 其中teff=(tox+12ϵoxϵSitwell)]]>密度Ns和MOS管的阈值电压变化可取4个离散的值，既可用控制栅极上输入信号a1ao实现4值逻辑状态“写”的功能；测量漏源极间的电流的大小变化可以检测出超小浮栅平面上的电荷密度既存储的信号状态，实现逻辑状态“读”的功能；当在所有的小控制栅极上加一个适当的负电压脉冲时，库伦阻塞被打破，超小浮栅上的所有的附加电子隧穿到沟道，实现逻辑状态“擦”的功能。
图4给出了有两个小控制栅极的硅半导体超小浮栅MOS型单电子4值存储器件的第二个例子的结构图。它由超小浮栅薄层304、控制栅硅氧化层305(SiO2)、硅氧化电子隧穿膜303(SiO2)、2个小控制栅极310和311、n+源极301和n+漏极302构成。控制硅氧化层比电子隧穿硅氧化层厚，电子隧穿硅氧化层的厚度在5nm以下。超小浮栅薄层是由硅的纳米晶体粒子构成。硅的纳米晶体粒子的直径一般在5nm以下。在超小浮栅薄层上硅的纳米晶体粒子的面密度N0大于1011/cm2。与图2所示的单电子4值存储器件不同的是第二种单电子4值存储器件中的2个小控制栅极是沿MOS管宽度方向排列的。第二种单电子4值存储器件的基本工作原理与图2所示的单电子4值存储器件是相同的。
为了改善器件的特性，在实施例(图2和图4)中的电子隧穿硅氧化层可以改用复合绝缘层(如Si3N4/SiO2)；在实施例(图2和图4)中的超小浮栅可以改用SiGe粒子。其优点是可以提高纳米晶体粒子的密度，控制纳米晶体粒子的尺寸改善粒子的均匀性，增加器件的可靠性。
权利要求
1.一种单电子多值存储器件，其特征在于，其中包括具有面密度为N0的多个超小纳米浮栅；n个小控制栅极，该n个小控制栅极制作在浮栅上；在浮栅下面有MOS管的沟道和衬底；在浮栅和栅极之间有控制栅绝缘膜或控制栅绝缘膜电容Cat1；在浮栅和沟道之间有隧穿膜或隧穿结Ci；在沟道两极分别有源极和漏极；电子可以通过隧穿膜在超小纳米浮栅和沟道之间隧穿，也可以在相邻的超小纳米浮栅之间相互隧穿；n个小控制栅极上加n位二进制的输入信号，实现2n值存储。
2.根据权利要求1所述的单电子多值存储器件，其特征在于，其中n个小控制栅极的面积SGatei之间服从SGatei i+1＝2SGatei和SGatei＝2iSGate0的关系，其中i＝0，1，2...n-1。
3.根据权利要求1或2所述的单电子多值存储器件，其特征在于，其中加在n个小控制栅极上的n位an-1...ai...a2a1a0二进制输入信号的0和1分别是由低电平和高电平来实现；输入信号的第i位是加到第i个小控制栅极100，实现2n值存储。
4.根据权利要求1所述的单电子多值存储器件，其特征在于，其中具有面密度为N0的多个超小纳米浮栅或量子点、浮栅上面的2个小控制栅极、控制栅绝缘膜、隧穿膜、MOS管的沟道、源极和漏极，小控制栅极的面积是另一小控制栅极的面积的两倍。
5.根据权利要求4所述的单电子多值存储器件，其特征在于，其中器件的衬底是硅，硅纳米晶体或锗硅纳米晶体构成超小纳米浮栅，氧化硅或氮化硅形成控制栅绝缘膜和隧穿膜。
6.根据权利要求1或4所述的单电子多值存储器件，其特征在于，其中单电子值存储器件的栅极可以有两种不同的排列方式，第一种方式是n个小控制栅极沿MOS管沟道宽度方向排列的；第二种方式是n个小控制栅极沿MOS管沟道长度方向排列的。
7.根据权利要求1或4所述的单电子多值存储器件，其特征在于，其中在读取单电子多值存储器件的存储信息时，在所有的控制栅极上加一个不会让电子在超小浮栅和沟道之间隧穿的电压。
8.根据权利要求1或4所述的单电子多值存储器件，其特征在于，其中在所有的小控制栅极上加一个适当的负电压脉冲清除小纳米浮栅面上的附加电荷，实现存储状态擦的动作。
全文摘要
本发明一种单电子多值存储器件，包括具有面密度为N
文档编号H01L27/115GK1464561SQ0212438
公开日2003年12月31日 申请日期2002年6月21日 优先权日2002年6月21日
发明者吴南健 申请人:中国科学院半导体研究所