专利名称：半导体存储器件的制作方法
交叉引用相关申请本申请基于在先的日本专利申请No.2001-272072(2001年9月7日申请)并要求其优先权，其内容包含于此。
图4是表示一例由双叠层结构的NMOS晶体管构成的单元的剖面图。
图中，30是P型衬底，31是N型阱，32是在N阱中形成的P型阱。在N型阱31中，引出阱的电极由N+型的扩散层33形成。而在P型阱32中，由N+型的扩散层34来形成NMOS晶体管的源极S和漏极D，由P+型的扩散层35形成引出阱的电极。
然后，在栅极绝缘膜36上通过第一层的多晶硅层形成浮置栅FG，在其上用绝缘膜37进行分离，由第二层的多晶硅层来形成控制栅CG。
在实际的半导体存储器件中，在一个阱上矩阵状配置多个单元，通过连接到各行的单元的控制栅CG的多个行线WL和连接到各行的单元的漏极D的多个列线BL来选择某一个单元。此外，在所有单元的源极S和N阱31、P阱32上共用连接源极线SL。
这里，对于单元的操作，以在沟道上施加高电压进行擦除的NOR型的存储单元为例，简单地进行说明。
在擦除数据时，在源极线SL上通过施加例如10V的电压，在单元的源极S、N阱31、P阱32上例如施加10V的电压。此外，通过在所有行线WL上施加例如-7V的电压，从而在所有控制栅CG上施加-7V电压。漏极D成为浮置状态。此时，浮置栅FG中的电子通过FN隧道发射到沟道中。在这种状态下单元的阈值下降，通常将该擦除状态的数据称为“1”。
在写入数据时，为了选择要写入的单元，将多个行线WL的任意一个设定为例如9V，将多个列线BL的任意一个电压例如设定为5V，将源极线SL电压设定为0V。此时，在被选择的单元中，通过热电子注入向浮置栅FG中注入电子。在该状态下单元的阈值升高，通常将该写入状态的数据称为“0”。
在读出数据时，为了选择要读出的单元，将多个行线WL的任意一个电压例如设定为5V左右，将多个列线BL的任意一个设定为低电压(例如0.7V左右)，将源极线SL设定为0V。此时，在选择的单元为写入状态(数据“0”)时，单元不导通，所以电流不流动。相反，选择的单元的数据为擦除状态(数据“1”)时，单元导通，流动例如40μA左右的单元电流。该电流的振幅由读出放大电路(未图示)等放大并进行读出。
在以上的操作说明中，举例说明了在沟道上施加高电压进行擦除的NOR型的存储单元，但即使是在存储单元的源极侧施加高电压来进行擦除形式的存储单元，也是同样的。
最近的半导体存储器件例如作为便携式设备的部件来使用，用于存储各种程序和个人数据，但为了削减系统要求的存储器芯片的数目，要求将程序和数据存储在一个半导体存储器件中。
但是，在使用图4所示的单元的情况下，数据重写所需的时间会比较长。在数据写入上通常需要10μs左右的时间，在数据的擦除上对于块需要几百毫秒(ms)～几秒(s)左右的时间，在该数据重写期间不能进行数据的读出。
另一方面，提出了可在某个存储区域中进行数据读出，同时在另一存储区域中进行数据的写入或擦除的被称为RWW(读同时写Read WhileWrite)型的存储系统。
而且，本申请人提出将图4所示的双层栈构造的NMOS晶体管用作单元，具体实现可同时进行数据写入或数据擦除操作和读出操作的闪速存储器的‘半导体器件’。
图5表示取出目前提出的可同时执行的闪速存储器的一部分的具体结构例。
在图5中，多个存储体BNK0～BNKk沿第一方向分别排列构成1至多个块电路组(在本例中为BA0～BAi)，该多个存储体BNK0～BNKki沿垂直于第一方向的第二方向排列。
所述各块电路组BA0～BAi分别设有将可进行数据电重写的MOS结构的存储单元配置为矩阵状，以擦除单位区分的单元阵列MA0；副行选择解码器RS0；行线WL；列线BL；列选择栅极CG0及块解码器BD0。
在存储体BNK0～BNKk中，分别对应设置主行选择解码器RM0～RMk、j个数据线切换电路DLSW0～DLSWk、电源解码器VD0～VDk。
此外，在各存储体BNK0～BNKk中，形成共用连接到同一存储体内的块电路组BA0～BAi的主行选择线Mi、j条(例如8条或16条)副数据线SDLj。
上述副数据线SDLj在同一存储体内的块电路组BA0～BAi上沿所述第一方向由第一布线层形成，连接到各块电路组BA0～BAi的j个列选择栅极CG0，同时在每个存储体BNK0～BNKk中对应连接到所述j个数据线切换电路DLSW0～DLSWk。
所述电源解码器VD0～VDk是进行以存储体为单位的写入/擦除时的电源控制和用于选择存储单元的解码控制的电路组。
而且，在存储体区域外，沿所述第二方向用第二布线层形成j条读出主数据线MDL_Rj，该主数据线通过所述j条副数据线和j个数据线切换电路DLSW0～DLSWk读出在读出操作(第一工作模式)中选择的存储体中的所述存储单元中的数据。而且，在该j条读出主数据线MDL_Ri上连接j个读出放大电路SA_Rl。
此外，在存储体区域外，沿所述第二方向用第二布线层形成j条自动主数据线，该自动主数据线通过所述j条副数据线和j个数据线切换电路DLSWi读出在写入/擦除操作(第二工作模式)中选择的存储体中的所述存储单元的数据。而且，在该自动主数据线上连接j个自动放大电路SA_Aj。
在上述结构中，单元的选择如下进行。
根据地址信号，由主行选择解码器RM0和副行选择解码器RS0来选择1条行线WL。此外，根据地址信号，块解码器BD0进行块选择和列选择，将列线BL连接到副数据线SDLj。
在进行数据读出的情况下，副数据线SDLj通过数据线切换电路DLSW0～DLSWk的切换控制，经读出主数据线MDL_Rl变为连接到读出放大电路SA_Rj的状态。然后，对应于输出电路(未图示)的数目、例如对8个字数据或16个字数据同时进行该读出放大电路SA_Rj产生的单元数据的读出。
此外，在进行数据的写入/擦除情况下，副数据线SDLj通过数据线切换电路DLSW0～DLSWk的切换控制，经由自动主数据线MDL_Aj变为连接到自动放大电路SA_Aj的状态。然后，通过控制电路(未图示)，自动进行单元的写入/擦除电平的校验。此时，数据的擦除以块电路为单位来进行，块解码器Bdi进行擦除时的源极线电位控制等。
根据上述结构，在擦除某个存储体(例如BNK0)内的某个块的情况下，BNK0内的副数据线SDLj通过该存储体的数据线切换电路DLSW0连接到自动主数据线MDL_Aj。此时，在要读取其他存储体(例如BNKk)内的数据情况下，通过该存储体的数据线切换电路DLSWk将BNKk内的副数据线SDLj连接到读出数据线MDL_Rj，可以实现读出。
但是，最近，根据对闪速存储器的有效读出周期的高速化的要求，页面读出等级和猝发等级的要求也在提高。这些是将例如8字作为1页面来集中读出，然后，以字为单位串行地输出的模式，各数据线(SDLj、MDL_Rj、MDL_Aj)需要多条。
图6表示使用双层金属布线来实现图5所示的闪速存储器情况下的布线层的图形排列。
在图中，副行选择解码器RSi的输出的行线WLi由多晶硅层PoSi形成，列线BLi由第一层金属M1形成。此外，主行选择解码器RMi输出的主行选择线Mi在单元阵列MAi上由第二层金属M2形成。此外，副数据线SDLj在列选择栅极CGi上或在其附近上由第二层金属M2形成。此外，读出数据线MDL_Rj和自动数据线MDL_Aj在电源解码器VDDi上或其附近上由第二层金属M2形成。
但是，以这样的布线层的排列，在上述双向工作对应等级中，如果各数据线(SDLj、MDL_Rj、MDL_Aj)增加，则增加该增加部分的半导体存储器件的芯片面积。
因此，在使用双层金属布线来实现双向工作等级时，考虑使第二层的金属M2的节距例如为1μm，在数据线附近附加两条屏蔽线(GND电位)情况下的芯片面积。作为一例，考虑各单元阵列MAi有512K比特的单元，各存储体BNKi为8个块电路组(4M比特的单元)，整体有8个存储体BNKi(32M比特的单元)的情况。
这种情况下，在字单位读出等级中，各数据线(SDLj、MDL_Rj、MDL_Aj)分别为(8+2)条，数据线的占有区域DLA为10μm左右，相对于芯片面积的比率小。此外，在以字为单位的读出等级中，各数据线(SDLj、MDL_Rj、MDL_Aj)分别为(16+2)条，数据线的占有区域DLA为18μm左右，相对于芯片面积的比率小。
但是，在例如将1字作为1页面的8字的页面读出等级(8页面等级)中，各数据线(SDLj、MDL_Rj、MDL_Aj)分别为(128+2)条，数据线的占有区域DLA为128μm左右，相对于芯片面积不能忽略，导致芯片面积的增加，导致制造成本的增加。
如上所述，将现有的半导体存储器件使用双层金属布线来实现双向工作对应的页面读出等级的情况下，存在数据线明显增加，增加了该增加部分的芯片面积的问题。
图1表示一例采用本发明的半导体存储器件情况下的可同时实现的闪速存储器的芯片结构的方框图。
图2表示本发明的半导体存储器件的第一实施例的闪速存储器的部分电路图。
图3表示一例用三层金属布线实现图2的闪速存储器情况下的图案配置的图。
图4表示一例双叠层栅结构的NMOS晶体管构成的单元的剖面图。
图5表示取出本申请提出的可同时实现的闪速存储器的一部分的结构示意图。
图6表示使用双层金属布线来实现图5所示的闪速存储器情况下的布线层的图案配置的图。
图1是表示作为采用本发明的半导体存储器件，披露于上述(日本)特愿2000-127106号中的可同时实现的闪速存储器的芯片结构的一例。
在图1中，存储单元阵列1由n个块B0～Bn-1分别排列组成的m个核(core)0～m-1构成。各块B0～Bn-1是数据擦除的最小单位，分别排列成多个存储单元。存储单元例如是叠层栅结构的非易失性存储单元。将核作为1至多个块的集合来定义，但在图中的示例中，由每n个块B0～Bn-1来形成1个存储体。
在各核中，设置用于选择存储单元的包含行解码器和列解码器的矩阵解码器2、切换地址线和电源线的开关电路(地址线SW)3、局部数据线4及数据线开关电路16。
对于存储单元阵列1的所有核，共用地配置数据读出操作时用于选择存储单元的第一地址总线(读取地址总线)6a，以及数据写入或擦除时的自动操作所需的第二地址总线(写入/擦除地址总线)6b。
此外，对于所有核，共用地配置用于数据读出操作的第一数据总线(读取数据总线)7a，以及用于数据写入或擦除操作的第二数据总线(写入/擦除数据总线)7b。
分别对应于这些数据总线7a、7b，设置用于数据读出操作的第一读出放大电路(读出S/A1)11a，以及用于数据写入或擦除时的校验读出的第二读出放大电路(校验S/A2)11b。
此外，对于所有核共用地配置从读出电源12a供给读出电源电位的第一电源线(读取电源线)8a，以及从写入或擦除电源12b供给数据写入或擦除电源电位的第二电源线(写入/除电源线)8b。在读取电源线8a上进行数据读出时，供给由电源VCC升高的电压，将该电压供给存储单元的栅极而可进行读出。
而且，上述读取地址总线6a和写入/擦除地址总线6b上设置用于供给地址信号的地址缓冲电路10和获得与外部的接口的接口电路14。
即，该闪速存储器包括具有可电重写的非易失性存储单元，将数据擦除单位的存储单元的范围作为1块，将一个至多个块的集合作为一个核来排列多个核的存储单元阵列；在上述多个核中选择任意个数的核来进行数据写入或擦除的核选择部件；在上述核选择部件选择出的核内的被选择的存储单元中进行数据写入的数据写入部件；进行上述核选择部件选择出的核内的被选择的块的数据擦除的数据擦除部件；以及对于上述核选择部件未选择的核内的存储单元进行数据读出的数据读出部件。
以下，简单地说明上述闪速存储器的工作情况。
从外部输入的地址信号经接口电路14内的地址输入电路供给地址缓冲电路10。按照工作模式，从该地址缓冲电路10向地址总线6a、6b分别供给读出地址、写入或擦除用地址。供给到各地址总线6a、6b的地址通过设置在每个核中的地址线和电源线切换开关电路(地址线SW)3被选择性地传送到各核的矩阵解码器2。而电源线8a、8b也通过上述开关电路3被选择性地切换后供给到各核的矩阵解码器2。
在各核中，局部数据线4通过数据线开关电路16在数据读出时被连接到读取数据总线7a，在数据写入或擦除时被连接到写入/擦除数据总线7b。
即，各核的选择存储单元的数据被局部数据线4读出，按照工作模式由数据线开关电路16传送到数据总线7a或7b，分别由用于读取的读出放大电路11a、用于校验的读出放大电路11b检测放大。
将校验读出放大电路11b的读出结果输出到写入/擦除控制电路15。在该写入/擦除控制电路15中判定写入或擦除是否充分，如果不充分，则进行再写入或再擦除的控制。
如以上，即使同时进行数据读出和数据写入或擦除，也可以通过独立的地址总线、数据总线、读出放大电路、电源电路来控制各自的工作。
下面，作为同时进行数据写入和读出情况的工作示例，具体地说明对核0进行数据写入，读出其他核内的单元数据情况下的工作。
从芯片外部输入核0部的选择地址信号、输入写入命令后，接口电路14进行写入命令判定，建立写入标记。根据该标记，通过核0部的开关电路3将写入/擦除地址总线6b的地址信号输入到核0的矩阵解码器2，供给写入/擦除电源12的电源。此外，通过数据线开关电路16使核0部的数据线4连接到与校验读出放大电路11b相连的写入/擦除数据总线7b。
于是，通过将地址总线、数据总线和电源线置位，在核0中被选择的字线上施加升压的写入电压，在位线上按照写入数据从写入控制电路15施加高电压或低电压。由此，在存储单元为浮置栅型的MOS晶体管结构的情况下，在选择好的存储单元的浮置栅上进行热电子注入，进行数据写入。如果一次写入结束，则读出数据并被校验读出放大电路11b检测。然后，由写入控制电路15进行校验判定，如果写入充分，则结束工作，而如果写入不充分，则进行追加写入。
在以上的对核0的数据写入期间，可进行其他任意的核、例如核1中的数据读出。即，根据从外部输入的地址，向包含要读出的存储单元的核1的矩阵解码器2供给读取地址总线6a的地址信号及供给读取电源12a的电源输出。在核0和核1以外的核、即不进行数据写入和数据读出的核的矩阵解码器2上，不输入地址信号，也不连接数据总线。
从核1的选择存储单元读出的数据通过读取线数据总线7a由读取用读出放大电路11a进行检测放大。该读出数据通过接口电路14被输出到芯片外部。
即，如果是核0以外的核进行数据写入，则无论核1、核2、核3、核m-1，都可进行任意地读出。输入进行数据写入的核0的地址来禁止执行数据读出。这样，在对数据写入中的核有读出请求的情况下，输出表示所选择的核在写入操作中的忙信号，来通知外部。
同时执行数据擦除和数据读出的情况下的操作与同时执行上述的数据写入和读出的情况下的操作基本相同。
下面，说明例如对核0的选择块进行数据擦除，读出其他核内的单元数据情况下的操作。
如果从芯片外部输入核0内的块的选择地址信号，输入擦除命令，则在接口电路14中判定擦除命令并建立擦除标记。根据该标记，通过核0的开关电路3，将写入/擦除地址总线6b的地址信号输入到核0的矩阵解码器2，供给写入/擦除电源12b的擦除电源电位。此外，通过数据线开关电路16将核0的数据线4连接到与校验出放大电路11b相连的写入/擦除数据总线7b。
这样，通过将地址总线、数据总线和电源线置位，在选择好的核0的选择块的字线上都施加负电压，使位线开路，在源极线上施加用于擦除的正的高电压，使核0的块的数据被擦除。
如果一次数据擦除结束，则读出数据，由校验读出放大电路11b进行检测。控制电路15中判定擦除是否充分，如果充分则结束操作，而如果不充分则再次追加擦除。
在以上的对核0的数据擦除期间，如果对其他任意的核输入数据读出请求，则可进行该核中的数据读出。
图2是表示本发明第一实施例的闪速存储器的一部分电路图。
图2所示的闪速存储器的基本的电路结构与图1所示的闪速存储器相同，但具有以下特征在存储单元阵列上形成用于读出的主数据线MDL_Rl，在与存储单元阵列分离的区域中形成自动的主数据线MDL_Aj，使用三层金属布线来实现双向工作对应的页面读出等级。
图2的闪速存储器与参照图5所述的闪速存储器相比，存在以下不同点，其相同的部分附以相同的标号。
(1)在各块电路组BA0～Bai内，追加用于切换副数据线SDLj和读出主数据线MDL_Rl之间的连接/非连接的副数据线切换电路SDLSW。
(2)在存储单元阵列外部，通过读出数据线切换电路RDLSW将所述读出主数据线MDL_Rl选择性地连接到读出数据线RDL1，将读出放大电路SA_Rl连接到该读出数据线RDL1。
即，在图2中，1至多个的块电路组(在本例中为BA0～BAi)沿第一方向分别排列来构成多个存储体BNK0～BNKk，将该多个存储体BNK0～BNKk沿垂直于所述第一方向的第二方向排列。
所述各块电路组BA0～BAi分别由可进行数据电重写的MOS结构的存储单元配置成矩阵状来构成，除了按擦除单位区分的单元阵列MA0、副行选择解码器RS0、行线WL、列线BL、列选择栅极CG0、块解码器BD0之外，还设置副数据线切换电路SDLSW。
另外，在各存储体BNK0～BNKk中，分别对应设置主行选择解码器RM0～RMk、j个数据线切换电路DLSW0～DLSWk、电源解码器VD0～VDk。
在各存储体BNK0～BNKk中，形成共用连接到同一存储体内的块电路组BA0～BAi的行主选择线Mi、j条(例如8条或16条)副数据线SDLj。
在同一存储体内的块电路组BA0～BAi上沿所述第一方向用第一布线层来形成上述副数据线SDLj，通过上述副数据线切换电路SDLSW连接到各块电路组BA0～BAi的j个列选择栅极CG0上，同时在每个存储体BNK0～BNKk上对应连接上述j个数据线切换电路DLSW0～DLSWk。
上述电源解码器VD0～VDk是进行以存储体为单位的写入/擦除时的电源控制和用于选择存储单元的解码控制的电路组。
而且，在各存储体BNK0～BNKk上，沿所述第二方向用第二布线层形成j条读出主数据线MDL_Rl，该读出主数据线通过所述副数据线切换电路SDLS读出在读出操作(第一工作模式)中选择的存储体中的上述存储单元中的数据。
而且，在存储体区域外，设置连接到上述读出数据线RDL1的读出数据线切换电路RDLSW和读出数据线RDL1，在上述读出数据线RDL1上连接读出放大电路SA_Rl。
此外，在存储体区域外(或避开上述块电路组BA0～BAi上的区域)，设置j条自动主数据线MDL_Aj和j个自动放大电路SA_Aj，自动主数据线通过上述j条副数据线和j个数据线切换电路DLSW0～DLSWk读出处于写入/擦除操作(第二工作模式)的上述存储单元中的数据，而自动放大电路连接到该自动主数据线MDL_Aj。
再有，各块电路组BA0～BAi内的副数据线切换电路SDLSW具有对应于读出操作(第一工作模式)和写入/擦除操作(第二工作模式)，将副数据线SDLj和读出用的主数据线MDL_Rl切换为连接状态/非连接状态的作用。
对此，各存储体BNK0～BNKk内的数据线切换电路DLSW0～DLSWk仅用于副数据线SDLi和自动主数据线MDL-Aj的连接/非连接状态的切换，具有通过在不需要时变为非连接状态来减轻自动主数据线MDL_Aj的寄生电容的作用。但是，省略该数据线切换电路DLSW0～DLSWk，也可以将副数据线SDLj直接连接到自动主数据线MDL_Aj。
图3表示用三层金属布线层实现图2的闪速存储器情况下的图案排列的一例。
作为副行选择解码器RS0输出的存储单元的行线WL由多晶硅层PoSi形成，列线BL由第一层金属M1(以下记为M1)形成。
作为主行选择解码器RM0输出的主行选择线Mi在各块电路组BA0～BAi的存储单元MA0上沿第一方向由第二层金属M2(以下记为M2)形成。
副数据线SDLj在副数据线切换电路SDLSW上或在其旁边沿第一方向由M2层形成。
读出主数据线MDL_Rl在各存储体BNK0～BNKk的块电路组BA0～BAi上沿第二方向由第3层金属M3(以下记为M3)形成。
自动主数据线MDL-Aj在各存储体BNK0～BNKk的电源解码器VD0～VDk和数据线切换电路DLSW0～DLSWk上或其旁边沿第二方向由M3层或M2层形成。
读出数据线RDL1沿第一方向由M3层或M2层形成。
而且，为了在上述读出主数据线MDL_Rl和自动主数据线MDL_Aj之间具有电屏蔽效果，也可以在两者间例如在存储体区域上配置1条至多条屏蔽线SLD。
再有，也可以使作为主行选择解码器RM0输出的主行选择线Mi的布线层和读出主数据线MDL_Rl的布线层反向。
根据上述结构的闪速存储器，通过在单元阵列上形成读出主数据线MDL_Rl，在与存储单元阵列分开的区域上形成自动主数据线MDL_Aj，可以使用三层金属布线来实现对应于双向工作的页面读出等级。
<图案排列的变形例>
在上述实施例的闪速存储器中，读出主数据线MDL_Rl需要与同时读出的规格相当的条数(8字页面情况下为128条)，而自动主数据线MDL_Aj不一定需要与读出主数据线MDL_Rl相同数量的配置，例如即使为16条左右也没有任何问题。
因此，只要变更自动主数据线MDL_Aj的数目使其少于读出主数据线MDL_Rl的数目，就可以将存储器的芯片面积的增加抑制到最小限度。
如上所述，根据本发明的半导体存储器件，在实现双向工作对应的页面读出等级等的同时，即使增加读出的存储单元的情况下，也可以抑制增加读出数据线的占有面积，抑制芯片面积的增加及制造成本的增加。
权利要求
1.一种半导体存储器件，包括设置于第一方向的多个存储单元块，各存储单元块包括以矩阵形式排列的多个存储单元，多个存储单元为MOS结构和可进行数据电重写；由多个布线层形成的多条副数据线，多个第一布线层在多个存储单元块上沿第一方向延伸并与多个存储单元块连接；至少包含多个存储单元块和多条副数据线的第一存储体区；在垂直于第一方向的第二方向上配置的至少一个第二存储体区，第二存储体区具有与第一存储体区相同的结构；由第二布线层形成且设置于第一和第二存储体区上的多条数据读取线，配置该多条数据读取线，以便借助在第一操作模式中选择的第一和第二存储体区中的一个存储体区的多个存储单元的多条数据线进行数据读取；连接到多条数据读取线的多个第一放大电路；在第一和第二存储体区的多个存储单元块之外的区域上沿第二方向延伸的多条自动数据线，配置该多条自动数据线，以便在第二操作模式中借助在第一操作模式中选择的存储体区中的多个存储单元的多条副数据线进行数据读取；连接到多条自动数据读取线的多个第二放大电路；对应于第一和第二存储体区的多个存储单元块的多个开关电路，配置该多个开关电路，以便根据第一和第二操作模式在连接状态与非连接状态之间切换第一和第二存储体区的多条副数据线和多条数据读出线，其中，即使在从多个第二放大电路读取第一存储体区的多个存储单元中的数据时，也可从多个第一放大电路读取第二存储体区的多个存储单元中的数据。
2.根据权利要求1的半导体存储器件，还包括将多条副数据线电连接到多条自动数据线的连接电路。
3.根据权利要求1的半导体存储器件，其中，形成第一和第二存储体区的多条副数据线的多个第一布线层被设置在比其中配置多个第二布线层的层更低的层上。
4.根据权利要求1的半导体存储器件，其中，多条自动数据线由多个第三布线层形成，多个第三布线层设置于其上配置多个第二布线层的层上。
5.根据权利要求1的半导体存储器件，其中，多条自动数据线由多个第三布线层形成，多个第三布线层设置于比其上配置第二布线层的层更高的层上。
6.根据权利要求1的半导体存储器件，其中，多条数据读取线沿第二方向延伸。
7.根据权利要求1的半导体存储器件，其中，多个第二放大电路的数量少于多个第一放大电路的数量。
8.根据权利要求1-7中之一的半导体存储器件，其中，多条数据读取线大体与多条自动数据线平行地设置，并且在多条数据读取线与多条自动数据线之间配置屏蔽线。
全文摘要
披露了一种半导体存储器件，它包括多个存储单元块；多条副数据线；包含多个存储单元块和多条副数据线的第一存储体区；配置至少一个第二存储体区；多条数据读取线；连接到多条数据读取线的多个第一放大电路；多条自动数据线；连接到多条自动数据读取线的多个第二放大电路；以及对应于多个存储单元块设置的多个开关电路；其中，即使在从多个第二放大电路读取第一存储体区的多个存储单元中的数据时，也可从多个第一放大电路读取第二存储体区的多个存储单元中的数据。
文档编号H01L29/792GK1405778SQ0214161
公开日2003年3月26日 申请日期2002年9月6日 优先权日2001年9月7日
发明者田浦忠行 申请人:株式会社东芝