专利名称：硅锗/绝缘体上外延硅互补金属氧化物半导体及其制造方法
技术领域：
本发明涉及高速CMOS集成电路，并且尤其涉及这样的高速CMOS集成电路，它包括一个在绝缘体外延硅(SOI)氧化物埋层(BOX)上的弛豫硅锗(SiGe)层，其中该结构缺陷密度低。
背景技术：
已在表面应变硅和应变硅埋入结构上制造了硅锗(SiGe)金属氧化物半导体(MOS)晶体管。该器件通常由渐变的Si1-xGex厚层组成，其中x从1μm-2μm的弛豫SiGe层下部为0.0变化成其上部为0.3。在渐变的SiGe上生长了50nm-150nm的弛豫Si1-xGex层，然后生长了表面应变MOS晶体管的应变硅外延层。对于埋层的应变MOS晶体管，在应变的硅层上沉积了另外一个SiGe层。该结构能使场有效迁移率比纯硅器件的增强80％。对于pMOST器件，已得到了400cm2/Vs的有效孔穴迁移率。尤其是，在应变的SiGe孔穴限制的pMOSTs的一个简单的硅覆层(cap)上，申请人得到了高于50％的有效孔穴迁移率的增强。
也已在相似的、但是弛豫的缓变SiGe层埋入氧化硅的结构上制造了SiGe/SOI晶体管。该SiGe/SOI结构孔穴迁移率和电子迁移率的增益分别高于硅控晶体管45％和60％。该结构非常复杂并且对于大规模的集成电路应用而言其晶体缺陷密度太高。
1998年3月10日出版的序列号为US 5,726,459、名称为“Ge-Si SOI MOS Transistor and Method for Fabricating Same(Ge-SiSOI MOS晶体管及其制造方法)”的S.T.Hsu和T.Nakado的专利中公开了一种器件，其中用离子注入来形成Ge掺杂的硅层。Ge离子的剂量非常大并且注入时间长。另外，在Ge离子的注入过程中，硅层可被完全非晶形化并且可能会不能再结晶。因此，使用此处公开的方法不能可靠地得到高质量的SiGe膜。
因此，需要简单的SiGe/SOI结构。另外，需要制造该简单SiGe/SOICMOS结构的制造方法。
发明内容
本发明提供了一种简单的SiGe/SOI结构及其制造方法。尤其是，通过生长SiGe外延层，然后在550-1050℃的温度范围内扩散退火而将SOI的顶层硅转化为Si1-xGex。被称为弛豫退火步骤的第二退火步骤通常在1050-1200℃的温度范围内进行。该温度的处理使Ge扩散，以将顶层硅转化为弛豫的SiGe层并且消除了SOI膜中的任何缺陷。因此，可得到没有缺陷的SiGe晶体。该SiGe层由外延硅层覆盖。因为硅层生长在弛豫的SiGe上，所以上部的硅层是应变的硅层。因此，得到了更高的电子和孔穴迁移率。埋入的氧化物界面作为SiGe弛豫的缓冲区。不需要缓变的SiGe层。结果是，该结构的缺陷密度实质上低于现有技术结构的缺陷密度。
制造方法如下。第一，将SOI基片的顶硅层变薄至10nm-30nm。第二，生长Si1-xGex的外延层，其中0.2＜x＜0.5。该膜的厚度通常为20nm-40nm。第三，为了对nMOST和pMOST电压的阈值控制，进行硼和磷离子分别向p-阱和n-阱的注入。第四，将该结构在550-1050℃的温度范围内进行0.5-4小时的扩散退火。该热处理使Ge扩散，以将上部硅膜转化为弛豫的Si1-xGex，其中在整个膜中x可以不是常数。该热处理也消除了SOI膜中的一些或所有的缺陷。第二弛豫退火步骤可在1050-1200℃的温度范围内进行很短的时间，比如仅几秒钟。SOI基片上的弛豫SiGe中得到的缺陷密度低。第五，生长了硅覆盖层。因为下层的SiGe是弛豫的，因此该硅覆盖层是横向拉应变。第六，生长栅氧化物并且沉积第一层多晶硅层、多1。第七，涂覆光刻胶以保护活性区域。然后将多1、氧化物和SiGe蚀刻，并且除去抗蚀剂。第八，生长5nm-10nm的低温热氧化物。然后沉积50nm-200nm的CVD氧化物层。第九，进行氧化物的等离子体蚀刻，以从多1的表面除去所有的氧化物。这样在活性区形成了侧壁氧化物(sidewall oxide)。第十，沉积50nm-200nm的多晶硅-多2。多1和多2结合形成栅电极。第十一，然后进行光刻胶的涂覆和多晶硅栅电极的蚀刻，并且除去抗蚀剂。源/漏注入使用了另外的光刻胶。第十二，沉积钝化氧化物和金属化层。由此得到了最终的器件。
在这些步骤中，需要低热堆积(budget)以避免Ge扩散进入应变Si层。另外，已熟知在SiGe上生长薄膜氧化物的可靠性与在硅上生长氧化物的可靠性不一样好。该方法提供了低热堆积。而且，在SiGe层上没有生长栅氧化物薄膜，由此避免了现有技术工艺和器件的缺点。
因此，本发明的一个目的是提供一种简单的SiGe/SOI结构及其制造方法。
本发明的另一个目的是提供一种高速的CMOS集成电路及其制造方法，其中该电路包括的一个弛豫硅锗(SiGe)层位于绝缘膜上硅(SOI)氧化物埋层(BOX)上，其中该结构的缺陷密度低。
图1是在制造过程中表示出氧化物、硅和SiGe层的器件的侧剖面图。
图2是在制造过程中表示出氧化物、pSiGe/nSiGe、氧化物和多晶硅层的器件的侧剖面图。
图3是在制造过程中表示出pMOS和nMOS区域的器件的侧剖面图。
图4是在制造过程中表示出在pMOS和nMOS区域上沉积氧化物层的器件的侧剖面图。
图5是在制造过程中表示出在pMOS和nMOS区域上蚀刻氧化物层的器件的侧剖面图。
图6是在制造过程中表示出栅区域的器件的侧剖面图。
图7是器件的侧剖面图，它表示出在制造过程中完整制造的器件。
图8是表示本发明制造方法的流程图。
具体实施例方式
图1是在制造过程中表示出氧化物、硅和SiGe层的器件的侧剖面图。尤其是，本发明的方法包括一种方法，其中通过生长SiGe外延层，然后在10至40分钟的时间范围内、在550-1050℃的温度范围内扩散退火，从而将SOI膜的顶硅层转化为Si1-xGex。可在1050-1200℃的温度范围内以很短的时间，比如仅几秒钟来进行第二弛豫退火步骤。第一退火步骤使Ge扩散，以确定至少部分弛豫的一定程度上是均匀的SiGe层。第二退火步骤导致了弛豫的SiGe层。该温度处理使Ge扩散，以将顶硅层转化为弛豫的SiGe层并且使SOI膜中的任何缺陷降至最小。由此，可得到低缺陷的SiGe晶体。该SiGe覆盖有硅外延层。因为该硅层生长在弛豫的SiGe层上，因此顶部的硅层是应变的硅层。因此，得到了更高的电子和孔穴迁移率。埋入的氧化物界面作为SiGe弛豫的缓冲区。不需要缓变的SiGe层。结果是，该结构的缺陷密度实质上低于现有技术已知结构的缺陷密度。
制造方法的第一步骤包括提供一个基片10，该基片具有一个氧化物层12和顶硅层14。将顶硅层14变薄至约10nm-30nm的厚度16。在顶硅层14上生长Si1-xGex的外延层18，其中x的范围在0.1-0.9，并且优选其范围在0.2-0.5。层18的膜厚度20通常约为20nm-40nm。
图2是在制造过程中表示出氧化物、pSiGe/nSiGe、硅、氧化物和多晶硅层的器件的侧剖面图。该器件的制造方法如下。为了nMOST和pMOST的电压阈值控制，进行硼和磷离子的注入以分别形成p-阱22和n-阱24。接着将该结构在550-1050℃的温度范围内进行约0.5-4小时的扩散退火。该热处理使Ge扩散，以将顶部硅膜22和24转化为至少部分弛豫的Si1-xGex膜，其中在整个膜中x可以不是常数。通常接着在1050-1200℃的温度范围内进行第二弛豫退火步骤约1-10秒钟。该步骤的结果是由Si和Si1-xGex层得到了Si1-yGey层，其中y小于x。Si1-yGey层通常是弛豫的。该第二热处理也消除了SOI膜中的一些或所有的缺陷。而且，第二峰值退火使Si1-yGey层弛豫。因此，在SOI基片上得到了低缺陷密度的弛豫SiGe层。在SiGe层上外延生长了厚度范围约为5-20nm的硅薄层25。接着在SiGe层22和24上生长了栅氧化物26并且沉积了多晶硅覆层28、多1。层28的厚度范围通常为100-200nm。可在也称之为峰值退火步骤的第二弛豫退火步骤之前或之后沉积硅薄层25。在这两种方法中，生长的硅层25通常将为应变的硅层。
图3是在制造过程中表示出pMOS和nMOS区域的器件的侧剖面图。尤其是，对活性区22和24部分涂覆光刻胶以在蚀刻多1层28、氧化物层26、硅层25、以及pSiGe区域22和nSiGe区域24的外部区域时保护之。然后将光刻胶除去以产生活性的nMOS30和pMOS32区域。
图4是在制造过程中表示出沉积在pMOS和nMOS区域上的氧化物层的器件的侧剖面图。尤其是，在图3的器件上生长了低温热氧化物层，其中低热堆积氧化物层的厚度通常为约5nm-10nm。通过化学汽相沉积(CVD)沉积了氧化物层40，其厚度42约为50nm-200nm.
图5是器件的侧剖面图，它表示出在制造过程中pMOS和nMOS区域蚀刻的氧化物层。尤其是，进行了氧化物层40的等离子体蚀刻，以从多1层28的上表面除去所有的氧化物。这样在活性区30和32上形成了侧壁氧化物44。
图6是在制造过程中表示出栅区域的器件的侧剖面图。尤其是，在图5的器件上沉积了多晶硅层46、即多2。多2层46的厚度48通常约为100nm-200nm。多2层和多1层结合以形成栅电极。然后进行光刻胶的涂覆并且蚀刻该器件以提供多晶硅栅电极50和52。然后除去光刻胶。另外的光刻胶可用于层22和24中源极和漏极区域的注入。一个实施方式中，可将层22的源极和漏极区域22a和22b分别掺杂以成为N+，而将层24的源极和漏极区域24a和24b分别掺杂以成为P+。类似的，栅电极50可以是N+并且栅电极52可以是P+。
图7是器件的侧剖面图，它表示出在制造过程中的完整制造的器件。尤其是，该工艺步骤包括沉积钝化氧化物并且然后使器件金属化。由此导致了一个nMOS结构60和一个pMOS结构62。
本发明的步骤提供的低热堆积对避免Ge扩散进入应变的Si层而言是必要的。另外，已熟知在SiGe上生长薄膜氧化物的可靠性与在硅层上生长氧化物的可靠性不一样好。本文公开的方法具有低热堆积并且不需要在SiGe层上生长栅氧化物薄膜。因此，提供了一种简单的SiGe/SOI结构及其制造方法。尤其是，本发明提供了一种高速的CMOS集成电路及其制造方法，其中该电路包括的一个弛豫硅锗(SiGe)层位于绝缘膜上硅(SOI)氧化物埋层(BOX)上，并且其中该结构具有低的缺陷密度。
如上所述，可进行第二弛豫退火步骤，以在SOI氧化物埋层(BOX)上提供弛豫的SiGe层。该方法中，目标仍是将SOI基片的顶硅层转化为弛豫的Si1-yGey，其中y至少是0.15。该工艺开始先生长Si1-xGex外延覆层，其中x大于y。接着可将该膜用光刻胶制版并且将顶部的SiGe/Si膜选择性的蚀刻深至BOX。这样留出了绝缘的SiGe/Si台面，由此可能退火消除缺陷。也可选择基片不被制版。紧接该步骤进行的是在550-1050℃的温度范围内进行约0.5-4小时的扩散退火。该温度处理使Ge扩散，以将顶硅层转化为弛豫的Si1-yGey层。接着可进行第二退火步骤。尤其是，可接着进行1050-1200℃温度范围内的峰值退火步骤，以使完成扩散并且消除或减少SOI膜中的任何缺陷。该峰值或弛豫退火步骤通常进行的时间短，如10秒或更短。由此可得到低缺陷密度的Si1-yGey晶体。然后将该Si1-yGey层以外延硅层覆盖。如果该基片之前已被制版，可选择性地需要沉积外延硅覆层。因为硅层生长在弛豫的SiGe层上，因此顶硅层为应变的硅层。因此，得到了高的电子和孔穴迁移率。埋入的氧化物界面作为SiGe弛豫的缓冲区。不需要缓变的SiGe层。结果是，该结构的缺陷密度实质上低于现有技术已知结构的缺陷密度。
图8是表示本发明制造方法的流程图。首先提供一个基片。步骤70包括使SOI基片的顶硅层薄至约10nm-30nm的厚度。步骤72包括生长一个Si1-xGex的外延层，其中0.2＜x＜0.5。该膜的厚度通常约为20nm-40nm。步骤74包括为了对nMOST和pMOST电压的阈值控制，进行硼和磷离子分别向p-阱和n一阱的注入。步骤76包括使该结构在550-1050℃的温度范围内进行0.5-4小时的扩散退火。该热处理使Ge扩散，以将顶部硅膜转化为弛豫的Si1-xGex层，其中在整个膜中x可以不是常数。该热处理也消除了SOI膜中的一些或所有的缺陷。使第二弛豫退火步骤78在1050-1200℃的温度范围内进行很短的时间，比如仅几秒。可用选自快速加温退火、激光退火和光学退火中的一种方法进行第二弛豫退火步骤78。得到的SOI基片上弛豫的SiGe中的缺陷密度低。步骤80包括生长硅覆盖层。在该方法的一个实施方式中，硅覆层25的沉积可在第二弛豫退火步骤78之前进行。因为下层的SiGe是弛豫的，因此该硅覆层是横向拉应变。步骤82包括生长栅氧化物并且接着沉积第一层多晶硅层、多1。步骤84包括涂覆光刻胶以保护活性区域。步骤86包括蚀刻多1、氧化物和SiGe，然后除去抗蚀剂。步骤88包括生长5nm-10nm的低温热氧化物并且接着沉积50nm-200nm的CVD氧化物层。步骤90包括进行氧化物的等离子体蚀刻，以从多1的表面除去所有的氧化物。这样在活性区形成了侧壁氧化物。步骤92包括沉积100nm-200nm的多晶硅、多2。多1和多2结合形成栅电极。步骤94包括涂覆光刻胶、蚀刻多晶硅栅电极和接着除去抗蚀层。源/漏注入使用了另外的光刻胶。步骤96包括沉积钝化氧化物和金属化层。由此得到了最终的器件。
在这些步骤中，需要低热堆积以避免Ge扩散进入应变的Si层。另外，已熟知在SiGe上生长薄膜氧化物的可靠性与在硅上生长氧化物的可靠性不一样好。该方法提供了低热堆积。而且，在SiGe层上没有生长栅氧化物薄膜，由此避免了现有技术工艺和器件的缺点。
因此，已公开了一种晶体管及其制造方法，该晶体管包括一个绝缘基片外延硅上的弛豫的SiGe层和应变的顶硅层。尽管已公开了优选的结构和制造该器件的方法，应理解为不背离本发明由所附的权利要求书所限定的范围，可对其进行其它的变化和修正。
权利要求
1.一种形成SiGe/SOI结构的方法，它包括如下步骤提供一个包括氧化物埋层的绝缘体外延硅基片；在所述基片上沉积硅锗层；和在至少1050℃的温度下使所述基片上的硅锗层退火达至少1秒的时限。
2.权利要求1的方法，其中使所述硅锗层退火的所述步骤在至少1100℃的温度下进行1-10秒。
3.权利要求1的方法，其中使所述硅锗层退火的所述步骤在至少1150℃的温度下进行1-10秒。
4.权利要求1的方法，其中在至少1050℃的温度下使所述基片上的硅锗层退火的所述步骤之前，将所述硅锗层在550-1050℃的温度范围内退火0.5-4.0小时。
5.权利要求1的方法，其中所述硅锗层含有Si1-xGex，其中x的范围为0.1-0.9。
6.权利要求1的方法，其中所述硅锗层含有Si1-xGex，其中x的范围为0.2-0.5。
7.权利要求1的方法，还包括在所述退火的硅锗层上生长拉应变硅层。
8.一种由权利要求1的方法制造的晶体管，其中所述晶体管包括弛豫的硅锗层和位于其上的拉应变硅层。
9.一种形成SiGe/SOI结构的方法，它包括如下步骤提供一个包括氧化物埋层的绝缘体外延硅基片；在所述基片上沉积硅锗层；进行第一退火步骤，包括使所述基片上的所述硅锗层在550-1050℃的温度范围内退火0.5-4.0小时；和进行第二退火步骤，包括使所述基片上的所述硅锗层在至少1050℃的温度下退火1-10秒。
10.权利要求9的方法，其中所述硅锗层含有Si1-xGex，其中x的范围为0.1-0.9。
11.权利要求9的方法，还包括在所述硅锗层上生长拉应变硅层。
12.权利要求11的方法，其中所述方法产生了一种晶体管，该晶体管包括所述的硅锗层和位于其上的所述拉应变硅层，其中所述硅锗层是弛豫的。
13.权利要求10的方法，其中在所述第一退火步骤之后，所述硅锗层和来自所述绝缘体外延硅基片的硅结合以形成定义为Si1-yGey的硅锗层，其中y小于x。
14.权利要求9的方法，其中可通过选自快速加温退火、激光退火和光学退火比如闪光灯退火中的一种方法进行所述第二退火步骤。
15.权利要求9的方法，其中所述方法产生的晶体管包括适于用作nMOS通道的顶硅层。
16.权利要求9的方法，其中所述方法产生的晶体管包括位于硅锗层上的顶硅层，其中所述顶硅层和所述硅锗层中每一个都适于用作pMOS。
17.权利要求9的方法，其中所述硅锗层的沉积厚度最多为40nm。
18.一种晶体管，它由权利要求9的方法制造。
全文摘要
本发明提供了一种制造简单SiGe/SOI结构的方法。尤其是，通过生长SiGe外延层，然后在550－1050℃之间的温度使其弛豫退火，而将SOI的顶硅层转化为Si
文档编号H01L21/8238GK1416159SQ0214814
公开日2003年5月7日 申请日期2002年10月30日 优先权日2001年10月30日
发明者许胜藤, D·J·特威特, D·R·埃文斯 申请人:夏普公司