专利名称：半导体器件及其制造方法
技术领域：
本发明涉及在半导体基底上形成栅电极的半导体器件及制造该器件的方法，尤其涉及在栅电极之间具有高纵横比区域的精细半导体器件，其中栅极长度被缩短。
背景技术：
近来，对高密度设计的更精细半导体器件的需求不断增加，并且DRAM和逻辑组合型器件或逻辑器件中的栅极长度以及栅电极之间的距离被进一步缩短。结果，当把普通的氧化硅膜用作层间绝缘膜时，很难获得极好的填充栅电极间区域的能力，而基于高密度等离子体CVD方法的BPSG(硼磷硅酸盐玻璃)膜或USG(HDP-USG高密度等离子体-CVD-非掺杂硅酸盐玻璃)膜逐渐被选择使用。
BPSG膜覆盖栅电极，并且其特性是在使用氮化硅膜的情况下有较高的蚀刻选择比，其中氮化硅膜在形成接触孔时作为阻蚀层。如果该BPSG膜被用作层间绝缘膜，则根据被缩短的栅极长度以及栅电极之间的距离，可以充分地满足所采用的SAC(自调整触点)技术的要求。
当把BPSG膜填充于被缩短的栅电极间的区域内时，在薄膜构造中出现所谓的裂隙(slit void)。如果在栅电极间形成接触孔，那么相邻的接触孔因裂隙而形成短路，因此必须通过BPSG膜的熔融，回流，及退火来消除裂隙。
在具有缩短的栅电极间区域的半导体器件中，如果在半导体器件的制造过程中进行高温热处理，则在形成源极/漏极时掺杂于半导体基底的杂质扩散到栅极绝缘膜，这导致阈值电压的特性变化。此外，由于高温热处理，用于降低栅电极的电阻、由诸如多晶体硅、硼(B)组成的杂质渗透到栅极绝缘膜并且扩散到源极/漏极(所谓硼渗透)。为了避免这些不利因素，必须把制造过程的处理温度控制在650℃或更低。然而，BPSG膜的熔融，回流，及退火步骤所需要的温度条件至少为700℃并且通常为800℃或更高，并且由于上述温度控制的需求，使得熔融，回流，及退火无法进行，这又带来不能消除裂隙的问题。
另一方面，对于HDP-USG膜，因为由SiH4，O2和Ar组成的混合气体被用作HDP-USG膜形成过程中的生长气体，并且不需要在薄膜构造之后执行BPSG膜必须的高温熔融，回流，及退火步骤，满足了上述温度控制的需求。然而，出现的问题是，HDP-USG膜对于满足更精密器件的需求极端困难，特别是保证半导体器件的足够填充能力，其中半导体器件的栅电极间区域的纵横比是6或更高。
发明内容
本发明考虑了上述问题，并且本发明的目的是提供一种半导体器件以及制造该半导体器件的方法，其中根据被缩短的栅极长度以及栅电极结构间的距离，该半导体器件能够保证有足够的填充栅电极结构间区域的能力，并且在不需要高温处理的情况下可以保持极好的器件特性。
发明人考虑到下述作为研究成果的各种形式。
根据本发明的一个方面，制造半导体器件的方法包括在半导体基底上形成至少一个栅电极结构，使其栅极长度为110纳米或更短的步骤，其中半导体基底和栅电极结构之间具有栅极绝缘膜；通过高密度等离子体CVD方法用650℃或更低的薄膜形成温度形成含有导电杂质的氧化硅膜，使得栅电极结构造成的表面水平差别得到减弱的步骤。
根据本发明的另一个方面，制造半导体器件的方法包括在半导体基底上形成多个栅电极结构，使得相邻栅电极结构间的部分的纵横比为6或更高的步骤，其中半导体基底和栅电极结构之间具有栅极绝缘膜；通过高密度等离子体CVD方法，以填充相邻的栅电极结构间的部分并埋藏栅电极结构的方式，用650℃或更低的薄膜形成温度形成含有导电杂质的氧化硅膜的步骤。
根据本发明的另一方面，半导体器件包括在半导体基底上形成的、栅极长度为110纳米或更短的至少一个栅电极结构，其中半导体基底和栅电极结构之间具有栅极绝缘膜；以及通过高密度等离子体CVD方法形成的、使栅电极结构造成的表面水平差别得到减弱、含有导电杂质的氧化硅膜。
根据本发明的另一方面，半导体器件包括在半导体基底上形成的、使相邻栅电极结构间的部分的纵横比为6或更高的多个栅电极结构，其中半导体基底和栅电极结构之间具有栅极绝缘膜；和通过高密度等离子体CVD方法、以填充相邻栅电极结构间的部分并埋藏栅电极结构的方式形成的、含有导电杂质的氧化硅膜。
图1是说明基于实施例的DRAM和组合式逻辑器件的基本部分的示意剖视图；图2是说明实施例中使用的HDP-CVD设备的示意图；图3A和3B是通过比较形成的HDP-PSG膜和TEOS-O3NSG之间的阈值电压特性而示出的特性图；图4是通过比较形成的HDP-PSG膜和TEOS-O3NSG之间的Qbd特性而示出的特性图；图5是通过比较由低偏置电源形成的HDP-PSG膜和TEOS-O3NSG之间的Qbd特性而示出的特性图；图6A和6B是说明形成的HDP-PSG膜的填充能力的显微(SEM)照片；图7是说明形成的HDP-PSG膜的填充能力的显微(SEM)照片；以及图8A至8K是说明按照步骤顺序制造基于实施例的DRAM和组合式逻辑器件的方法的示意剖视图。
具体实施例方式
-本发明的实质-首先解释本发明的实质。以图1所示的DRAM和组合式逻辑器件为例进行解释。
在该器件中，通过把STI(浅槽隔离)元件隔离结构2构造成硅半导体基底1(在图示的例子中，左边是存储单元区域11，右边是外围电路(逻辑)区域12)上的元件隔离结构，限定出元件区域，并且在区域11和12的井3a和3b上形成栅电极结构13，其中各个栅电极结构被构造成在其两端的半导体基底上具有源极/漏极4。
以这样的方式形成栅电极结构13，其中在半导体基底1上图案模造(pattern-formed)出栅电极6及其帽式绝缘膜7，在基底1和栅电极6之间具有栅极绝缘膜5，在存储单元区域内形成氮化硅膜9以覆盖栅电极6及帽式绝缘膜7，而在外围电路区域12中的栅电极6及帽式绝缘膜7的边上形成侧壁8，并且在各个区域11和12内形成作为阻蚀层的氮化硅膜14。此外，在外围电路区域12内的源极/漏极上形成用于降低电阻的硅酸钴膜15。在此例中，本发明主要涉及这样的半导体器件，其中在存储单元区域11内构造多个栅电极结构13，并且栅极长度为110纳米±15纳米或更短(设计规则内的130纳米或更短)或相邻栅电极结构13之间区域的纵横比(栅电极结构13的高度与栅电极结构13之间的距离的比值)为6或更高。
在此例中，形成层间绝缘膜10以覆盖整个区域11和12，并填充存储单元区域11中相邻的栅电极结构13之间的区域。在此例中，栅电极结构之间的区域表示相邻的栅电极结构13的氮化硅膜14之间的缝隙。
在此实施例中，为了满足因栅极长度和栅电极结构13之间距离的进一步缩短而提出的保证填充栅电极结构13间区域的能力的需求，并且为了满足温度控制的需求，使用高密度等离子体CVD(HDP-CVD)方法，在650℃或更低的薄膜形成温度下，将包含导电杂质的氧化硅膜，即这种情况下的PSG(HDP-PSG磷硅酸玻璃)膜形成为层间绝缘膜10以便埋藏栅电极结构13。
在形成层间绝缘膜10时，可以使用包含He气体，例如SiH4/O2/PH3/He混合气体的薄膜形成气体进一步提高填充能力。
在常规高密度等离子体CVD中，包含Ar气体的混合气体被用作薄膜形成气体，并且通过施加偏置电源的Ar气体的溅射效应提高填充能力。然而，当半导体器件变得更精细并且需要填充的缝隙的纵横比变得更高时，Ar气体缩短在薄膜形成环境中的平均自由行程，并且成为阻碍覆盖缝隙底部的因素。因此，通过采用小于Ar气体的He气体作为薄膜形成气体的成分，阻碍填充的因素被减弱，最终可以提高填充能力。
另外，通过把包含磷的PSG膜用作层间绝缘膜10，增加了层间绝缘膜10的蚀刻速率，其中该蚀刻速率可促使提高形成接触孔时的可使用性。此外，在这种情况下，因为磷具有吸收移动离子的效应，通过吸收可以防止通常在制造过程中出现的金属污染，从而可以提高器件的可靠性。
下文将解释用于确定把HDP-PSG膜形成为层间绝缘膜的最优薄膜形成条件的各种实验。在以下的例子中，使用如图2所示的HDP-CVD设备。
在通过缠绕线圈102构造的陶瓷容器101中，该HDP-CVD设备具有用于放置和固定半导体基底111的静电夹盘103，提供生长气体的供气管104，和将容器101的内部调节到真空状态的涡轮泵105。频率例如为13.56兆赫兹的高频电源106和频率例如为400千赫兹的低频电源107分别给静电夹盘103和容器101供电。
(实验例1)首先，由于将HDP-PSG膜用作层间绝缘膜造成的等离子体损伤的影响，在这里研究晶体管的基本特性，即阈值电压Vth。
测试的结果如图3A和3B所示。图3A说明没有天线的情况，而图3B说明天线比为250的情况。将在低于650℃的温度条件下形成的HDP-PSG膜(如图表中的BUC非固定偏压所示，7K具有700纳米的膜厚而2K具有200纳米的膜厚)与不使用等离子体形成的TEOS-O3NSG(无掺杂CVD-硅酸盐玻璃)膜(如图中WJ所示)进行比较，两种膜的阈值电压Vth近似并且未见到等离子体损伤的影响。
接着研究晶体管的Qbd特性(栅极绝缘膜的击穿电压特性)。
测试结果如图4所示。与TEOS-O3NSG膜(WJ)相比，在低于650℃的温度条件下形成的HDP-PSG膜内可发现Qbd特性的退化，这表明等离子体损伤有影响。
本发明的发明人认为，Qbd特性的退化归因于HDP处理的温度条件，并且必须进一步降低薄膜形成温度以改进Qbd特性。因此，作为降低薄膜形成温度的具体优选方法，进行BC(固定偏置)处理，即如图2所示，将半导体基底111固定在静电夹盘103上，使之冷却并且同时通过静电夹盘103中提供的He供应机构112使He气体流向基底的后面，从而形成HDP-PSG膜。这样，薄膜形成的温度能够降低到接近450℃。
在上述薄膜构造条件下，在接近460℃时形成的HDP-PSG膜(如图表中的BC2250固定偏置；HF2250W所示)具有与图3A所示TEOS-O3NSG膜(WJ)相等的阈值电压Vth，与图4所示的在650℃的温度条件下形成的HDP-PSG膜(BUC)相比较，可以发现其Qbd特性得到实质性提高。
另外，如图5所示，通过把偏置电源从2250W(BC2250)降低到1750W(BC1750)，Qbd特性能够提高到与TEOS-O3NSG膜(WJ)的Qbd特性相等。
(实验例2)如上所述，可以确认，通过使用BC工艺降低薄膜形成温度可以提高Qbd特性，但发现薄膜形成温度的降低会造成填充能力的轻微退化。具体如图6A和6B的SEM(扫描电子显微镜)照片所示，与图6A所示的650℃的温度条件下形成的HDP-PSG膜(BUC)相比较，图6B所示的450℃的温度条件下形成的HDP-PSG膜(BC)上出现的裂隙稍多。
本发明的发明人试图增加薄膜形成容器中气体分子的平均自由行程以便通过降低薄膜形成温度来恢复退化的填充能力，并且考虑到降低形成HDP-PSG膜时的压力。具体地，尽管图6B已经设置薄膜形成压力约为4.7×102帕斯卡(3.5mTorr)，当设置薄膜形成压力约为2.7×102帕斯卡(2.0mTorr)并且同时把其它条件维持在相同的值时，如图7的SEM照片所示，发现裂隙不再出现并且获得高填充能力。因此，通过本发明的应用，在不用考虑等离子体损伤的情况下，可以针对栅极长度为110纳米或更短(或栅电极结构之间的区域的纵横比为6或更高)的半导体器件获得极好的填充能力。
-根据本发明实施例的制造半导体器件的具体方法-在下文中解释根据实施例、用于制造DRAM和逻辑组合型器件的方法。
图8A至8K是说明按照步骤顺序制造基于实施例的DRAM和组合式逻辑器件的方法的示意剖视图。
最初，通过在半导体基底上构造元件隔离结构来定义元件区域。
首先，如图8A所示，分别按照接近5纳米和100纳米的薄膜厚度在硅半导体基底21的表面上顺序形成热氧化膜22和热氮化膜23。
接着，如图8B所示，使用光致抗蚀剂图案模造(patterned)热氮化膜23，使得将成为元件区域的热氮化膜23部分仍然保留。然后，在通过灰化清除光致抗蚀剂之后，通过图案模造的热氮化膜23将热氧化膜22和硅半导体基底21蚀刻成硬掩模，使得形成深度接近300纳米、将部分成为半导体基底21的元件隔离区域的沟渠24。
接着，如图8C所示，当在沟渠24的内表面上形成膜厚约为10纳米的热氧化膜25之后，通过高密度等离子体CVD方法形成薄膜厚度约为700纳米的氧化硅膜26，以便填充沟渠24。作为氧化硅膜26的薄膜形成条件的例子，生长气体可以被设置成SiH4/O2/He＝150/300/325sccm。此后，使用CMP(化学机械抛光)方法，以热氮化膜23作为阻蚀层对HDP硅氧化膜26进行抛光和平化。然后，使用磷酸清除热氮化膜23。
如上所述，形成STI元件隔离结构51，其中在半导体基底21的元件隔离区域内形成的沟渠24被HDP氧化硅膜26填充。这里，在图中左边是存储单元区域52而右边是外围电路(逻辑)区域53。
接着如图8D所示，在砷全部被离子植入之后，只有部分将成为n通道晶体管的硼(B)被离子植入。结果，形成将部分成为p通道晶体管的n井30，并且形成将部分成为n通道晶体管的p井31。
接着，在各个区域52和53内形成栅电极结构。
首先，当在各个区域52和53内的半导体基底21的表面上形成氧化硅膜之后，使用CVD方法分别按照接近160纳米和150纳米的薄膜厚度顺序形成多晶硅膜和氮化硅膜。然后，使用光致抗蚀剂图案模造氮化硅膜，多晶硅膜和氧化硅膜，以便在半导体基底21上形成栅电极28，其中半导体基底21和栅电极28之间具有栅极绝缘膜27并且栅电极28的上表面还有帽式绝缘膜29。此时，在设计规则中栅电极28的栅极长度应该是130纳米并且实际栅极长度控制在接近110纳米±15纳米。
然后，如图8E所示，在光致抗蚀剂灰化之后，通过热CVD方法完全形成薄膜厚度接近60纳米的氮化硅膜32，并且在屏蔽存储单元区域52时，非均质地蚀刻(深蚀刻)外围电路区域53内的氮化硅膜32，以便在外围电路区域53内的栅电极28和帽式绝缘膜29的各边上形成侧壁54。
接着，杂质被离子植入各个区域52和53。此时，存储单元区域52内的帽式绝缘膜29和外围电路区域53内的帽式绝缘膜29及侧壁54分别起屏蔽的作用，并且在栅电极28两侧的半导体基底21的表层上形成源极/漏极33。作为杂质，砷(As)被部分用作n通道晶体管，而硼(B)被部分用作p通道晶体管。
然后，当屏蔽存储单元区域52的同时，通过溅射方法只在外围电路区域52内形成Co膜，并且Co膜以快速退火的方法被热处理(RTA快速热退火)以便使源极/漏极33与Co膜起反应，从而在源极/漏极33上形成硅化钴膜34。可以在具有500℃、10(升/分钟)的N2的空气中进行30秒RTA处理。
接着，如图8F所示，在未反应的Co膜被清除之后，完全在区域52和53上形成薄膜厚度接近25纳米、在形成接触孔时充当阻蚀层的氮化硅膜35，其中稍后再描述接触孔的形成。在形成氮化硅膜35时，由于为了保护外围电路区域53内的晶体管特性需要降低薄膜形成温度，温度可以被设置为400℃，并且在以SiH4/NH3气体作为生长气体的情况下使用平行平面等离子体CVD设备。此外，为了避免薄膜厚度不一致造成的局部过度蚀刻，必需保证氮化硅膜35的薄膜厚度接近25纳米。
在此例中，在存储单元区域52中，由栅电极28、帽式绝缘膜29和氮化硅膜32和35构成的结构被定义成栅电极结构55。此时，作为一个例子，栅电极结构55之间的距离，即相邻的栅电极结构55之间的缝隙内的氮化硅膜35之间的距离接近50纳米，并且栅电极结构55的高度接近300纳米，这导致缝隙的纵横比接近6。另外，在外围电路区域53中，由栅电极28、帽式绝缘膜29、侧壁54和氮化硅膜35形成的结构被定义成栅电极结构56。
接着，如图8G所示，HDP-PSG膜36以填充缝隙的方式被全部沉积成层间绝缘膜。此时，作为薄膜形成条件的一个例子，生长气体被设置为SiH4/O2/PH3/He＝108/235/32/100sccm，LF(400kHz)/HF(13.56MHz)被设置为3100/2250W，磷浓度被设置为5wt％，薄膜形成温度被设置为600℃到650℃，并且在不用静电夹盘夹紧半导体基底21的情况下形成薄膜。此后，使用CMP方法使HDP-PSG膜36的上表面变平。
接着，如图8H所示，使用SAC(自调整触点)方法在存储单元区域52内的HDP-PSG膜36上形成接触孔57，其中接触孔57暴露栅电极结构55之间的源极/漏极33的表面。此时，按照设计规则形成各个接触孔57，使得其孔径大于栅电极结构55之间的距离(缝隙距离)，但是通过作为阻蚀层的氮化硅膜35将孔径控制为缝隙距离，并在栅电极结构55之间的区域内以自调整方式形成具有缝隙距离的孔径。
接着，以填充接触孔57的方式形成DASI(掺杂非晶质硅)膜，并且通过把HDP-PSG膜36作为阻蚀层的CMP方法抛光DASI膜，这样形成了用DASI填充接触孔57的DASI插入物37。
接着，如图8I所示，通过等离子体CVD方法或热CVD方法在HDP-PSG膜36上形成氧化硅膜58，通过CVD方法形成由Ti/TiN组成的粘合层，并且通过CVD方法形成钨(W)膜。此后，使用光致抗蚀剂图案模造W膜以形成位线38。接着，通过HDP-CVD方法用填藏位线38的方式形成USG膜59，并且通过CMP方法或类似方法使USG膜59的上表面变平。
接着，在存储单元区域52内形成存储器电容器。
具体如图8J所示，在USG膜59和氧化硅膜58中形成与DASI插入物37连通的过孔61，在USG膜59上以填充过孔61的方式形成DASI膜，并且图案模造DASI膜以形成存储结点电极62。此后，顺序形成电介质膜63和DASI膜以便覆盖存储结点电极62，并且图案模造DASI膜和电介质膜63以形成通过电介质膜63覆盖存储结点电极62的单元板电极64。此时，形成了存储电容器60，其中存储结点电极62和单元板电极64通过电介质膜63电容耦合。接着，通过HDP-CVD方法形成覆盖存储器电容器60的USG膜65，并且通过CMP方法或类似方法使USG膜59的表面变平。
接着，如图8K所示，形成多种接触孔(过孔)，在图例中示出了3种。
具体地，首先，同时形成暴露单元板电极64的表面的过孔71和暴露硅酸钴膜34的表面的接触孔72。在USG膜65上形成过孔71在USG膜65、USG膜59、氧化硅膜58以及HDP-PSG膜36上形成接触孔72。此时，执行蚀刻处理的后2个阶段。在第一阶段，利用C4H8/Ar/O2气体＝10/200/20sccm作为生长气体在20℃进行30秒蚀刻。结果，形成过孔71并且接触孔72向氧化硅膜58打开。在第二阶段，利用C4H8/CH2F2/Ar/O2气体＝7/5/700/3sccm作为生长气体在20℃进行130秒蚀刻。结果，蚀刻HDP-PSG膜36以形成接触孔72。另一方面，对于过孔71，单元板电极64作为阻蚀层。
接着，在USG膜65和59内形成暴露位线38表面的过孔73。
然后，通过CVD方法或类似方法以填充过孔71和73以及接触孔72的方式形成钨膜，并且通过CMP方法抛光钨膜的表面，从而形成钨插入物81，83以及82，其中用钨埋藏过孔71和73以及接触孔72。
接着，通过CVD方法在USG膜65上形成由Ti/TiN组成的粘合层，通过溅射方法形成铝(Al)膜，图案模造铝膜以形成分别与W插入物81，82，和83连接的铝线84，并且通过等离子体CVD方法以埋藏铝线84的方式形成USG膜66。因此，完成了DRAM和逻辑组合型器件。
如同上面的解释，根据实施例的DRAM和逻辑组合型器件，可以保证填充栅电极之间区域的足够能力，以适应进一步缩短的栅极长度和栅电极之间的距离，同时无需高温处理可保持优异的器件特性。
本发明不限于上述实施例，也适用于除DRAM和逻辑组合型器件之外的逻辑器件或其它需要精细栅电极的各种半导体器件。
可以保证填充栅电极之间区域的足够能力，以适应进一步缩短的栅极长度和栅电极之间的距离，同时无需高温处理可保持优异的器件特性。
权利要求
1.制造半导体器件的方法，包括步骤在半导体基底上形成至少一个栅电极结构，其中在半导体基底和栅电极结构之间有栅极绝缘膜，使得其栅极长度为110纳米或更短；并且通过高密度等离子体CVD方法在650℃或更低的薄膜形成温度上形成包含导电杂质的氧化硅膜，使得所述栅电极结构造成的表面水平差别得到减弱。
2.根据权利要求1的制造半导体器件的方法，其中，在形成所述栅电极结构时，所述栅极长度的设计规则被设置成130纳米或更短。
3.根据权利要求1的制造半导体器件的方法，其中所述氧化硅膜是PSG膜。
4.根据权利要求2的制造半导体器件的方法，其中所述氧化硅膜是PSG膜。
5.根据权利要求1的制造半导体器件的方法，其中以使用绝缘膜覆盖图案模造的栅电极的方式形成所述栅电极结构，并且以埋藏所述栅电极结构的方式形成所述氧化硅膜。
6.根据权利要求2的制造半导体器件的方法，其中以使用绝缘膜覆盖图案模造的栅电极的方式形成所述栅电极结构，并且以埋藏所述栅电极结构的方式形成所述氧化硅膜。
7.根据权利要求3的制造半导体器件的方法，其中以使用绝缘膜覆盖图案模造的栅电极的方式形成所述栅电极结构，并且以埋藏所述栅电极结构的方式形成所述氧化硅膜。
8.根据权利要求4的制造半导体器件的方法，其中以使用绝缘膜覆盖图案模造的栅电极的方式形成所述栅电极结构，并且以埋藏所述栅电极结构的方式形成所述氧化硅膜。
9.根据权利要求1的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
10.根据权利要求2的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
11.根据权利要求3的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
12.根据权利要求4的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
13.根据权利要求5的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
14.根据权利要求6的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
15.根据权利要求7的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
16.根据权利要求8的制造半导体器件的方法，其中相邻的栅电极结构之间区域的纵横比为6或更高。
17.根据权利要求1的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
18.根据权利要求2的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
19.根据权利要求3的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
20.根据权利要求4的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
21.根据权利要求5的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
22.根据权利要求6的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
23.根据权利要求7的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
24.根据权利要求8的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
25.根据权利要求9的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
26.根据权利要求10的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
27.根据权利要求11的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
28.根据权利要求12的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
29.根据权利要求13的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
30.根据权利要求14的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
31.根据权利要求15的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
32.根据权利要求16的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
33.根据权利要求1的制造半导体器件的方法，其中形成所述氧化硅膜的步骤包括让He气体流向所述半导体基底背面，从而控制所述薄膜形成温度的步骤。
34.根据权利要求1的制造半导体器件的方法，其中在形成所述氧化硅膜时，薄膜形成压力被设置为0.47帕斯卡或更低。
35.制造半导体器件的方法，包括步骤在半导体基底上形成多个栅电极结构，其中在半导体基底和栅电极结构之间有栅极绝缘膜，使得相邻的栅电极结构之间的部分的纵横比为6或更高；并且通过高密度等离子体CVD方法，以填充所述相邻的栅电极结构之间的部分并且埋藏所述栅电极结构的方式，在650℃或更低的薄膜形成温度上形成包含导电杂质的氧化硅膜。
36.根据权利要求35的制造半导体器件的方法，其中所述氧化硅膜是PSG膜。
37.根据权利要求35的制造半导体器件的方法，其中以使用绝缘膜覆盖图案模造的栅电极的方式形成所述栅电极结构，并且以埋藏所述栅电极结构的方式形成所述氧化硅膜。
38.根据权利要求36的制造半导体器件的方法，其中以使用绝缘膜覆盖图案模造的栅电极的方式形成所述栅电极结构，并且以埋藏所述栅电极结构的方式形成所述氧化硅膜。
39.根据权利要求35的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
40.根据权利要求36的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
41.根据权利要求37的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
42.根据权利要求38的制造半导体器件的方法，其中在形成所述氧化硅膜时，使用包含He气体的生长气体。
43.根据权利要求35的制造半导体器件的方法，其中形成所述氧化硅膜的步骤包括让He气体流向所述半导体基底背面，从而控制所述薄膜形成温度的步骤。
44.根据权利要求35的制造半导体器件的方法，其中在形成所述氧化硅膜时，薄膜形成压力被设置为0.47帕斯卡或更低。
45.半导体器件，包括至少一个在半导体基底上形成的、栅极长度为110纳米或更短的栅电极结构，其中在半导体基底和栅电极结构之间有栅极绝缘膜；和通过高密度等离子体CVD方法形成的包含导电杂质的氧化硅膜，使得所述栅电极结构造成的表面水平差别得到减弱。
46.根据权利要求45的半导体器件，其中所述氧化硅膜是PSG膜。
47.根据权利要求45的半导体器件，其中所述栅电极结构包括栅电极，和覆盖所述栅电极的绝缘膜。
48.根据权利要求46的半导体器件，其中所述栅电极结构包括栅电极，和覆盖所述栅电极的绝缘膜。
49.根据权利要求45的半导体器件，其中相邻的栅电极结构之间的部分的纵横比为6或更高。
50.根据权利要求46的半导体器件，其中相邻的栅电极结构之间的部分的纵横比为6或更高。
51.根据权利要求47的半导体器件，其中相邻的栅电极结构之间的部分的纵横比为6或更高。
52.根据权利要求48的半导体器件，其中相邻的栅电极结构之间的部分的纵横比为6或更高。
53.半导体器件，包括在半导体基底上形成的多个栅电极结构，其中在半导体基底和栅电极结构之间有栅极绝缘膜，使得相邻的栅电极结构之间的部分的纵横比为6或更高；和包含导电杂质的氧化硅膜，其中通过高密度等离子体CVD方法，以填充所述相邻的栅电极结构之间的部分并且埋藏所述栅电极结构的方式形成所述氧化硅膜。
54.根据权利要求53的半导体器件，其中所述氧化硅膜是PSG膜。
55.根据权利要求53的半导体器件，其中以使用绝缘膜覆盖栅电极的方式形成所述栅电极结构。
56.根据权利要求53的半导体器件，其中以使用绝缘膜覆盖栅电极的方式形成所述栅电极结构。
全文摘要
栅极长度为110纳米±15纳米或更短(在设计规则中为130纳米或更短)，或者相邻的栅电极结构之间的区域的纵横比(栅电极结构的高度与栅电极结构之间的距离的比值)为6或更高。通过等离子体CVD(HDP－CVD)方法，在650℃或更低的薄膜形成温度上形成的包含导电杂质的PSG(HDP－PSG磷酸硅玻璃)膜作为埋藏栅电极结构的层间绝缘膜。
文档编号H01L21/316GK1447390SQ02151378
公开日2003年10月8日 申请日期2002年11月21日 优先权日2002年3月26日
发明者大桥英明 申请人:富士通株式会社