专利名称：半导体器件内形成铜引线的方法
技术领域：
本发明一般地涉及一种在半导体器件中形成铜引线的方法。本发明特别涉及一种在半导体器件中形成铜引线的方法，其可以防止因去除为形成镶嵌(damascene)图案而对一低介电膜(low dielectric film)的一部分进行蚀刻时所产生的聚合物的湿法清洗工艺中或光致抗蚀剂图案的剥离工艺中有机溶剂、蚀刻气体等渗入裸露于镶嵌图案侧面的低介电膜，而造成的低介电膜的介电常数的升高以及铜扩散抑制膜(copper anti-diffusion film)的不良沉积。
背景技术：
通常，随着半导体工业跨入超大规模集成水平，半导体器件的几何尺度也被压缩至亚半微米(sub-half-micron)水平，而电路的密度的增加也要考虑到性能的改进及其可靠程度。为了满足这些要求，由于与铝相比铜具有较高的熔点和较高的抗电迁移(EM)性，并能够改善器件可靠性，薄铜膜已被应用于集成电路中，作为在半导体器件中形成金属引线的互连材料。
目前可以利用的埋设铜的方法包括，物理气相沉积(PVD)法、回流(reflow)法、化学气相沉积(CVD)法、电镀法、化学镀法等等。其中，电镀法和CVD方法由于具有相对较好的铜埋设特性而被优先选用。
进一步，镶嵌式图案(scheme)已经被广泛应用于在半导体器件中形成铜引线的工艺过程中，与下层(low layer)进行电连接的贯通接触孔(viacontact hole)和金属引线所在的沟槽正是依靠它同时形成的。目前，主要应用的是具有低介电常数的低介电膜。
现在，在形成铜引线的镶嵌方法中，基本上使用的是半导体器件中具有低于2.5的介电常数的低介电膜。超低介电膜在该膜中有大量孔隙。在利用湿法清洗去除由为形成镶嵌图案而进行的蚀刻工艺中产生的聚合物时和去除光致抗蚀剂图案时，有机溶剂、蚀刻气体等会渗入裸露于镶嵌图案侧面的多孔超低介电膜。由此，超低介电膜中的孔隙中填满了具有高介电常数的有机溶剂。整个引线结构的介电常数升高。进一步，在接下来的沉积铜扩散抑制膜的工艺中，有机溶剂被从位于有镶嵌图案一侧的超低介电膜中蒸发出来。因此，该铜扩散抑制膜的精度和粘着性能都会降低。
发明内容
本发明被发明以解决以上的问题，本发明的一个目的是提供一种在半导体器件中形成铜引线的方法，其通过防止有机溶剂、蚀刻气体等渗入多孔低介电膜可改善铜引线的电特性和可靠性。
为了实现上面的目的，根据本发明，在半导体器件中形成铜引线的方法的特征在于其包括步骤设置一块下层金属引线形成于其上的半导体衬底；在包括该下层金属引线在内的整个结构上形成一低介电膜；在该低介电膜上形成一硬掩膜层；在该硬掩膜层上形成一光致抗蚀剂图；然后利用该光刻图案通过一蚀刻工艺将该低介电膜的一部分蚀刻掉，进而形成一镶嵌图案，籍此在形成镶嵌图案的蚀刻工艺中产生的聚合物粘着在镶嵌图案侧面，以形成一聚合物层；利用SiH4等离子体将该聚合物层变为一SiCH薄膜，然后去除光致抗蚀剂图案；以及在包括被该硬掩膜层和SiCH薄膜包围的该低介电膜在内的整个结构上形成一铜层，然后用化学机械加抛光工艺将该铜层抛光为铜引线。
本发明的上述特点及其它特征将结合附图通过如下说明进行解释，其中图1A至图1D是一半导体器件的横截面图，用于解释根据本发明的一个优选实施例在半导体器件中形成铜引线的方法的。
具体实施例方式
参照附图，本发明将通过一个优选实施例得到详细说明。
图1A至图1D是一半导体器件的横截面图，用于解释根据本发明的一个优选实施例在半导体器件中形成铜引线的方法。
现在参看图1A，设置一块其上通过半导体器件制造工艺形成有下层金属引线11的半导体衬底。接着在连同下层金属引线11在内的整个结构上形成一低介电膜12。接下来，一硬掩膜层13形成于低介电膜12上并在坚硬的掩膜层13上形成光刻图案14。通过利用光致抗蚀剂图案的镶嵌图案进行蚀刻工艺，获得了包括电学地用于低介电膜12和下层金属引线11的贯通接触孔和一个位于铜引线处的沟槽的镶嵌图案15。
上面提到的低介电膜12利用介电常数小于2.5的多孔介电材料制成。该多孔材料可包括由“Dow-Corning”生产的“XLK”和“BOSS”，由“Honeywell”生产的“Nanoglass”，由“JSR”生产的“LKD-T401”，由“IBM”生产的“Porogen”，由“Dow Chemical”生产的“Porous-SiLK”等等。同样，该硬掩膜层13由诸如SiN、SiCH、SiOx等绝缘材料制成。目前，用于形成镶嵌图案15的刻蚀工艺由反应离子刻蚀设备完成。同样，在刻蚀工艺过程中，含碳氢成分的聚合物在刻蚀工艺中产生，而产生出的聚合物接着就粘着在含有贯通接触孔的镶嵌图案15的一侧，并形成聚合物层16。聚合物层16的厚度和成分可以通过改变刻蚀气体来自由地控制。目前，该刻蚀气体可包括CF4、C2F6、C3F8、CHF3、C2HF5、CF2H2等等。聚合物的厚度和成分也可以利用H气体和CF系列气体的比率进行调节。聚合物为CFXHY(X和Y由该气体和CFX气体的数量和比率控制CHF气体的比率在2∶1至10∶1的范围内)。因此，易于获得具有期望厚度的聚合物层16。
现在参照图1B，利用SiH4等离子体，聚合物层16被改变为SiCH薄膜160，其反应方程如下[方程]
方程中，碳氢化合物成分的聚合物与SiH4反应。反应会在所有的聚合物都转化为SiCH时停止，伴随着排出如HF的废气。
上面提到的SiCH薄膜160的成分和强度可以通过改变等离子体功率(power)来控制。换言之，如果等离子体功率高，SiCH薄膜160中含有的H的数量会减少，以增加其机械强度和介电常数。反过来，如果等离子体功率低，SiCH薄膜160中含有的H的数量会增加以降低其机械强度和介电常数。SiCH薄膜160的厚度由聚合物层16的厚度决定。SiCH薄膜160具有致密(condense)薄膜的品质和好的机械强度。此外，SiCH薄膜160可以防止在接下来的湿法清洗工艺和光致抗蚀剂图案去除工艺中诸如有机溶剂或蚀刻气体等等的渗入金属离子扩散到裸露于含有镶嵌图案15侧面的低介电膜12内。SiCH薄膜160也被作为将在下面的工艺中形成的铜扩散抑制膜。SiCH薄膜160可以在结构上支撑具有弱机械强度的多孔低介电膜12。
现在参照图1C，光致抗蚀剂图案15被去除。低介电膜12因此由硬掩膜层13和SiCH薄膜160包围，这样低介电膜12就得到了足够的保护以防止将在下一工艺中形成的铜引线中的铜扩散。
参照图1D，在包括被硬掩膜层13和SiCH薄膜160围绕的低介电膜12的整个结构上形成一铜层。接下来，该铜层利用化学机械抛光(CMP)工艺抛光，于是形成了上铜引线17。
上面提到的铜层可以利用物理气相沉积(PVD)法、回流(reflow)法、化学气相沉积(CVD)法、电镀法、化学镀法等制备。
同时，为了有效地防止铜引线17中铜的渗透，铜扩散抑制膜可以在铜层形成以前形成。该铜扩散抑制膜可由离子化PVD TiN、CVD TiN、MOCVDTiN、离子化PVD Ta、离子化PVD TaN、CVD Ta、CVD TaN和CVD WN中的一种形成。
如上所述，根据本发明，为防止低介电膜的劣化，在光致抗蚀剂剥离前，在蚀刻过程中产生的碳氢化合物成分的聚合物选择性地与SiH4聚合物反应。因此，SiCH铜扩散抑制膜形成于镶嵌图案的侧面。所以，本发明在防止下一步湿法清洗工艺中溶剂的渗入方面具有出众优势。进一步地，由于具有弱机械强度的低介电膜受到了具有高机械强度的SiCH的支撑，使得本发明在提高整个引线的结构强度上具有优势。另外，由于采用了SiCH的铜扩散抑制特性，本发明更具有改善了该铜扩散抑制膜侧面薄弱的优势。
本发明已经参考一与特定的应用联系的特定实施例被说明。本领域了解本发明教导的人员可在本发明范围内作各种附加的调整和应用。
因此所附如权利要求涵盖本发明范围内的任何这样的应用、调整和实施。
权利要求
1.一种在半导体器件中形成铜引线的方法，包括以下步骤设置一块下层金属引线形成于其上的半导体衬底；在包括该下层金属引线在内的整个结构上形成一低介电膜；在该低介电膜上形成一硬掩膜层；在该硬掩膜层上形成一光致抗蚀剂图案，然后利用该光致抗蚀剂图案通过一蚀刻工艺蚀刻一部分低介电膜，从而形成一镶嵌图案，籍此在形成镶嵌图案的蚀刻工艺过程中产生的聚合物粘着在镶嵌图案侧面，以形成一聚合物层；利用SiH4等离子体将该聚合物层变为一SiCH薄膜，然后去除光致抗蚀剂图案；以及在包括被该硬掩膜层和SiCH薄膜包围的该低介电膜在内的整个结构上形成一铜层，然后用化学机械抛光工艺将该铜层抛光以形成铜引线。
2.如权利要求1所述的方法，其中，该低介电膜由具有介电常数为2.5的一多孔介电常数材料形成。
3.如权利要求1所述的方法，其中，该硬掩膜层由诸如SiN、SiCH和SiOx的绝缘材料制成。
4.如权利要求1所述的方法，其中，形成镶嵌图案的该蚀刻工艺使用反应离子蚀刻设备。
5.如权利要求1所述的方法，其中，该聚合物层的厚度和成分通过改变蚀刻气体来控制。
6.如权利要求1所述的方法，其中，该SiCH薄膜的成分和强度通过改变等离子体功率来控制。
7.如权利要求1所述的方法，其中，该SiCH薄膜的厚度依赖于该聚合物层的厚度。
8.如权利要求1所述的方法，其中，该SiCH薄膜作为铜扩散抑制膜。
9.如权利要求1所述的方法，其中，该SiCH薄膜在结构上用于支撑具有弱机械强度的一多孔低介电膜。
10.如权利要求1所述的方法，其中，该铜层由物理气相沉积法、回流法、化学气相沉积法、电镀法和化学镀法中的一种形成。
11.如权利要求1所述的方法，还包括在该铜层形成前形成一铜扩散抑制膜的步骤。
12.如权利要求1所述的方法，其中，该铜扩散抑制膜由离子化的PVDTiN、CVD TiN、MOCVD TiN、离子化的PVD Ta、离子化的PVD TaN、CVDTa、CVD TaN和CVD WN中的一种形成。
全文摘要
本发明涉及一种在半导体器件中形成铜引线的方法。本发明被发明出以防止因去除为形成镶嵌图案而对一低介电膜的一部分进行蚀刻时所产生的聚合物的湿法清洗工艺中或光致抗蚀剂图案的剥离工艺中有机溶剂、蚀刻气体等渗入裸露于镶嵌图案侧面的低介电膜，而造成的低介电膜的介电常数的升高以及铜扩散抑制膜的不良沉积。为了实现这些目的，聚合物层利用SiH
文档编号H01L21/3205GK1430263SQ02159828
公开日2003年7月16日 申请日期2002年12月27日 优先权日2001年12月29日
发明者柳春根 申请人:海力士半导体有限公司