专利名称：具有法拉第屏蔽以及埋在衬底中的电介质阱的高q电感的制作方法
技术领域：
本发明涉及高频集成电路中的高Q电感的设计和结构。
背景技术：
当前的环境中可以看到无线通信和例如调制解调器、寻呼机、双向无线电通信、振荡器以及移动电话等包括具有在高频下工作的电感的集成电路的无线产品的快速增长。存在使这些产品在无线电频率和微波频率下的效率更高、体积更小、重量更轻以及更加可靠的压力。希望在单个IC中高效和经济的制造最大数量的包括电感的所需器件和元件，并且将工艺步骤的数量和类型限制在目前在IC制造中已经成熟的那些。将常规集成电路的性能推进到高频范围遇到了一些限制，这些限制必须克服以便实现所希望的目标。电感是一个已对其最优化作过研究的领域。
品质因数Q是被普遍接受的表示IC中的电感性能的指标。Q是电感中功率损耗和能量存储之间关系的度量，如图1中的公式所示。高Q值是与低电感和衬底损耗、低串联电阻以及高感应系数相一致的。大于500MHz的频率被认为是高频。希望对于该频率范围Q大于10。在硅衬底上制造IC的技术已经完善地建立起来了。不幸的是，在具有硅衬底的IC中制造的平面螺旋电感一般在FR频段具有高损耗，所以Q值较低。所产生的损耗是多种因素作用的结果。由电感产生的电磁场对IC所包含的半导体硅衬底以及器件和导线产生不利的影响。这种相互作用的结果是由于耦合、串扰噪声、电阻、寄生电容而产生损耗，感应系数降低，从而Q值降低。对于在硅衬底上的特定螺旋电感的Q的因素(element)，美国专利5760456第一栏55-ff行进行了说明。
改善Q因数的一种方法是改变构成IC的材料。采用硅以外的材料作为衬底，例如可以用GaAs和蓝宝石。但是，希望保持与已有的已经完善地建立起来的硅技术尽可能相容的制造工艺，而不是引入工艺上的改变从而要处理非硅衬底材料的使用所伴随产生的问题。
Liao等人的美国专利6046109介绍了一种改善硅衬底上的IC的Q值的方法——产生隔离区，以将电感与会受不利影响的其它区或元件分开。例如，通过用高能量束例如x射线或伽马射线或者粒子例如质子和氘核照射选中的硅半导体区，使受照射区的电阻率增加，从而产生隔离区。辐射透入的深度可以是降低噪声、线路损耗并保证器件隔离所需的深度。
改善Q因数的另一种方法是改变电感本身的形状和维数，以便克服平面螺旋电感的固有限制。Alford等人的美国专利6008102介绍了两种形状，环形的(toroidal)和螺旋状的(helical)，它们形成为使有形状的电感中对的RF电流产生的磁场对准，从而最小化电介质损耗和串扰，增加Q。
Burghartz等人的美国专利6114937、5884990、5793272和6054329介绍了用于高频的具有硅衬底的高Q环形和螺旋形的电感。介绍了通过增加感应系数提高Q的几个实施例。所介绍的与IC结合以提高Q的器件包括涂覆有带螺旋形沟槽的介质层的衬底，沟槽用铁磁材料覆盖和衬里，其中放置螺旋电感，通过通孔连接到下穿通路(underpass)的触点；和/或在第一个上面或与其相邻的第二螺旋形电感，两个线圈通过铁磁体桥互相连接，并且，如果叠置的话，通过上跨通路(overpass)从外部互相连接。同样在用铁磁材料作衬里的电介质沟槽中形成环形电感，线圈被分割以减小涡流，并且分割成的各段通过电介质互相隔开，增加Q。栓柱(stud)连接相对端。其中说铁磁体桥和虚中心结构或空气心通过减少透入到衬底中的磁通量而增加感应系数从而增加Q。在厚的互连中使用低阻材料铜降低寄生电阻，进一步增加Q。(一般使用铝)。该专利所介绍的结果为对于1.4nH电感在5.8GHz Q＝40，对于80nH电感在600MHz Q＝13，是常规硅基集成电感Q的两倍或三倍。
Liou的美国专利6037649介绍了三维线圈电感结构，其可选择地包括一屏蔽环，具有三级N匝线圈线，这三级以及衬底之间通过隔离层分开，并通过通孔连接。其介绍说，该发明的结构中磁场正交于衬底，比平面结构具有更低的串联电阻，对IC中其它元件的影响更小，在RF和微波频率具有更低的寄生电容和更高的Q。
Chiu等人的美国专利5559360介绍了一种多级多元件结构，在平行的导电元件之间保持恒定的距离，从而平衡各元件的电阻。该解决方案试图最小化电流拥挤(current crowding)现象，特别是在导体宽度超过15微米时，并最大化导电元件之间的自感系数，可以将Si衬底上的Al导体的Q增加到15。
Ewen等人的美国专利5446311介绍了在硅衬底上构成的多级电感，用绝缘氧化物分层。这些电感并联连接，以避免串联电阻，并且金属层通过通孔并联。所报告的Q在2.4GHz为7。
Van Roosmalen等人的美国专利6124624介绍了多层电感，包括平行连接的细长的矩形条的紧密间隔堆，其中避免了桥式跨接(bridging crossover和/或穿接(cross/under))。各层由二氧化硅分开。所述结构通过使用各种通过通孔的串联和并联来降低串联电阻并通过分层条带间的增强的互感系数，能够在2GHz时将Q增加到25以上。据认为交错的堆通过减少寄生电容来提高Q。
Zhao等人的美国专利6146958介绍了通过连续通孔将下层螺旋电感与上层电感互相连接以减少串联电阻从而增加Q。
另一个改善Q因数的方法是在IC中产生屏蔽或区域，包括控制或限制电磁线透入IC中的程度的材料或开口间隔，从而降低衬底损耗。Wen等人的美国专利6169008B1介绍了在IC的电介质衬底中形成3-5微米的深槽，并用比衬底低几个数量级掺杂浓度的高电阻系数的外延层填充槽，并用此作为电介质。深腐蚀外延层，在所有地方沉积电介质层并在电介质层上形成电感线圈，从而增加衬底和线圈之间的电阻系数，并增加Q。
在IEEE Electron Device Letters，Vol.14，No.5中由Chang等人公开的“Large Suspended Inductors on Silicon and Their Use in a 2micron CMOS RF Amplifier”中介绍了通过在螺旋电感的下面选择性地蚀刻200-500微米深的空穴以最小化衬底损耗并提高Q来产生高Q螺旋电感。
Andrews的美国专利5959522介绍了一种结构，其具有上下高导磁率(即，大于1.1)的屏蔽层，其间具有螺旋电感线圈构成的层，可选择地包括环。通过用来减小串联电阻、涡流和耗散电阻电流(dissipative resistive current)的开口中心区，屏蔽层互相耦合并集中电流感应的磁通量。磁通量的集中允许在更小的区域中增加电感。屏蔽层放射投影的图形增加了有效电导。如果下屏蔽层是绝缘的，则也可以作为衬底的电屏蔽，并提高Q。
Grzegorek等人的美国专利5760456介绍了构图的分段导电平面的插入，具有覆盖上下表面的氧化物绝缘层，作为衬底层和螺旋电感层之间的静电屏蔽。包括电连接到固定的低阻抗参考电压的周围区的导电平面具有金属、多晶硅或衬底的重掺杂区。如果与电感的距离足够，则所述导电平面的设计和位置可以最小化寄生电容、涡流的流动并抑制到衬底的电场电流的流动、增加Q，同时最小化电感的表面积、最小化串联电阻，增加Q。据说该发明在大约2GHz的频率下所提供的Q大约为6。
Wen等人的美国专利5918121保持了在硅衬底上的平面螺旋电感的概念，并专注于通过形成具有几千欧姆-厘米电阻率的例如用砷和磷等材料轻掺杂的硅的外延区域，最小化电感和衬底之间的损耗。外延区域的顶面和侧面围绕着氧化绝缘物，并在衬底的顶上，衬底电阻率为大约10到大约20欧姆-厘米。顶面和侧面被金属间化合的电介质包围的平面电感直接放在氧化物层直接在外延区域顶面上的部分上。公开的结果是衬底感应电流的损耗的降低，并改善了Q。
Park等人的美国专利6153489介绍了在硅衬底中形成用高电阻率材料绝缘多孔硅填充的沟槽，在其上用电介质层涂覆，其上形成下金属线和第二电介质层，随后形成螺旋电感图形，其通过通孔连接到所述金属线。或者，可以在多孔硅层中形成螺旋。在另一个选择中，在用多孔硅填充沟槽之前，将与衬底的导电类型相反的高浓度掺杂剂注入到沟槽中，并在与多孔硅相邻并相连的位置形成多晶硅沟槽电极。可以使用高掺杂的多晶硅代替离子注入形成导电掺杂层。在衬底和掺杂层之间施加反向偏压在衬底中形成了P-N结耗尽层。所得到的结构据称进一步降低了寄生电容并最小化了金属层到衬底的损耗，增加了Q。
改善Q因数的另一个方法是重新设计IC结构。Cornett等人的美国专利5959515介绍了通过使被螺旋电感的线圈松散地围绕的中心具有开口，有效减少电感的穿接(cross-under)长度，即螺旋电感的内圈到外侧连接之间的导体线的长度。该发明介绍了远离L-C储能电路布置器件以消除穿接和谐振电路的寄生互联电阻，提高Q。
在相关技术中没有介绍本发明的结构和工艺。本发明的阱形成在衬底的深处。在衬底中的屏蔽的位置下面有绝缘层，并且低k电介质填充其上面的深阱，以最小化耦合到衬底和器件的寄生电容率。寄生电容的减小增加了螺旋电感的自身谐振(self-resonating)频率，导致Q增加。本发明中的介质层不需要全部都很厚，而必须用高高宽比的连接通孔，以便降低耦合到衬底的电容率。在本发明中，电感和衬底之间的电容耦合通过只增加直接在电感下面、与电感的每一匝之间的距离相等的电介质的厚度来降低。放在本发明中的电介质填充阱的底部的屏蔽降低了电感和屏蔽之间的寄生电容，这增加了螺旋电感的自身谐振频率。屏蔽的拉长的分段形状减少了涡流。本发明的工艺可以平滑地集成到新的和已有的技术中。采用真正的有机电介质增加电感线圈和衬底之间的间隔减少了寄生电容，在衬底上阱的底部放置构图的导电屏蔽(接地层)在剩余的寄生电场到达衬底之前将其终止。这两者一起有助于增加Q。其它优点对于本领域的技术人员将是显而易见的。
发明内容
本发明的一个目的是在IC结构中提供适于用在高频环境中的高Q电感。
本发明的另一个目的是通过抑制由于电感产生的寄生电场透入到衬底中所引起的损耗来最大化集成电感的Q值。
本发明的再一个目的是采用与在IC制造中通常采用的工艺和材料相容的工艺和材料实现上述目的。
在本发明中实现了这些和其它目的，其中通过在电感下面提供填充有机低介电常数(k)材料的阱并在低k阱的底部提供接地的构图法拉第屏蔽来消除从电感到衬底的容性耦合。可以在裸硅衬底或者FEOL、或者在SiGe、HRS(高电阻率硅)、或者例如CMOS或BiCMOS器件晶片等上构成本发明。如果修改蚀刻阱的方法，也可以采用其它衬底材料，例如GaAs、石英等。
图1是定义Q的公式。
图2A示出了剖面图中图2B所示的阱(1)所在的旋转90度后的范围。
图3A示出了在施加绝缘体(8)、导体(9)和光刻掩模(7)并构图导体(9)和掩模(7)之后，沉积图3B中所示的接地平面(法拉第屏蔽)(2)之前，图2B中所示的阱旋转90度后的剖面图。图3C示出了沉积接地平面(ground plane)(2)并去掉光刻掩模(7)之后的图3A。
图4A示出了用低k有机电介质(4)填充整个阱之后，图3B的阱和接地平面；两侧和底部显示为打开的，以易于理解屏蔽的位置。4B示出了平面化之后的阱旋转90度的剖面。
图5示出了与在标准BEOL中集成的螺旋电感(5)相关的图4A的填充的阱。
图6示出了在制备图7所示的可选实施例时增加开口通孔(6)之后，图5的结构。
图7示出了通过开口通孔(6)将有机电介质(4)从阱中去掉，剩下空气电介质之后，图6的结构。
具体实施例方式
如果FEOL(front-end-of-line)处理，即，在图2A中所示的硅衬底和有源器件最好首先完成，则在用于FEOL的结构中可用来填充阱的材料可以有更宽的选择范围。这样，阱结构不需要冒暴露于可能等于或超过400℃的后续工序的风险。然后，以涂覆有例如SiO2、Si3N4、或BPSG(硼-磷掺杂硅酸盐玻璃)等钝化/绝缘层的FEOL硅衬底为基础，构图对应于稍稍大于要形成电感的区域的区域并直接在其下面的阱。采用例如反应离子蚀刻(RIE)，或者用TMAH(氢氧化四甲铵)、KOH(氢氧化钾)、EDP(ethylenediaminepyrochatechol(乙二胺邻苯二酚))等的溶液的湿蚀刻，或采用为特定衬底合成物选择的其它蚀刻剂，通过能够抵御蚀刻剂的掩模上的开口在硅衬底中蚀刻阱的构图，直到形成大约20微米深的阱，如图2B所示。阱的侧壁应当足够倾斜，以利于侧壁被绝缘体(8)、导体(9)和抗蚀剂(7)覆盖，如图3A所示，以及接地屏蔽(2)的形成，如图3B和3C所示。
然后，阱的底部和侧面涂覆SiO2、Si3N4、BPSG或其它材料的第二钝化/绝缘层(8)，随后是例如金属、掺杂a硅、掺杂多晶硅或硅化物等导电材料层(9)。光致抗蚀剂(7)，例如AZ-4611，涂覆到导电材料上，并且开出细长的、分段的用于法拉第接地屏蔽的图形，直到绝缘体(8)。该图形可以防止在屏蔽中产生涡流。从阱的一个侧壁上来的接地连接(3)也被曝光、显影和蚀刻，如图3A所示。或者，通过掩模图形在阱的底部掺杂硅以使掺杂区的电阻率高于衬底来形成接地屏蔽。用例如聚酰亚胺2560或SiLK(4)等低介电常数(k)材料完全填满阱。阱的填充如图4A所示；但是，为了更容易看得清楚，在图中两个侧壁和接地屏蔽仍表示为开放的。在图4B中示出了旋转后的填充的阱的剖面图。对于大约20微米深的阱，用25微米的聚酰亚胺溢出阱并涂覆阱外侧的晶片的表面是合适的。然后固化电介质，如果是聚酰亚胺，则到400℃，如果晶片和填充的阱的整个表面不平坦时，则采用CMP，例如用氧化铝浆抛光使其平坦，在阱外侧的表面上的钝化/绝缘层处停止，如图4B所示。在工艺中的该步骤可能需要反复进行，以确保填充阱的表面与周围的钝化/绝缘层的表面共面。在填充阱上形成平面电感线圈(5)，如图5所示。采用其它工艺步骤制造所需的完整的IC结构。
通过降低螺旋和衬底之间的寄生电容而没有增加不可接受的厚电介质层，并通过提供除了形成避免涡流问题的形状之外还能消除任何剩余寄生电容的法拉第屏蔽接地平面，从而产生包括在RF或微波频率下具有高Q的低损耗螺旋电感的可靠的IC结构。
在本发明的可选实施例中，在形成电感线圈之后，在电感的线圈之间蚀刻图形，以在电感下面的阱中形成空的空气间隔。采用RIE，通过开口通孔从电感下面去掉阱中的电介质，如图6和图7所示，从而在阱中留下空气电介质。
虽然以特定实施例展示和介绍了本发明，但工艺步骤、材料和结构的变化对于本领域的技术人员是显而易见的。
权利要求
1.一种用于集成电路的器件，包括a.半导体衬底；b.衬底中的阱，阱具有底；c.在阱底上平面设置的导电接地屏蔽；以及d.设置在阱的上方并平行于所述屏蔽的电感。
2.根据权利要求1的器件，其中所述衬底包括FEOL、CMOS或BiCMOS衬底。
3.根据权利要求1的器件，其中衬底包括硅、GaAs、MRS、石英、蓝宝石或SiGe。
4.根据权利要求1的器件，其中阱大约20微米深。
5.根据权利要求1的器件，其中阱具有倾斜的侧壁。
6.根据权利要求5的器件，其中具有倾斜侧壁的阱用低k电介质材料填充。
7.根据权利要求6的器件，其中低k电介质材料包括聚酰亚胺、SiLK或空气。
8.根据权利要求1的器件，其中导电接地屏蔽由在一端连接在一起并接地的分离的、细长的、共面的段组成。
9.根据权利要求8的器件，其中导电接地屏蔽由金属、掺杂的硅、掺杂的多晶硅或硅化物构成。
10.根据权利要求1的器件，其中导电接地屏蔽通过钝化/绝缘材料与衬底隔离开。
11.根据权利要求10的器件，其中钝化/绝缘材料为SiO2、Si3N4或BPSG。
12.根据权利要求1的器件，其中电感为螺旋平面电感。
13.根据权利要求1的器件，其中电感通过钝化/绝缘材料与导电接地屏蔽分隔开。
14.根据权利要求13的器件，其中钝化/绝缘材料为SiO2、Si3N4或BPSG。
15.一种用于集成电路中的电感的导电接地屏蔽的制造方法，包括a.提供用第一钝化/绝缘层涂覆的半导体衬底；b.在第一钝化/绝缘层中构图并通过衬底上预先选定的稍稍大于要直接形成在阱上面的电感的区域蚀刻具有侧壁和底的阱；c.依次用第二钝化/绝缘层、导体和掩模覆盖阱的侧壁和底；d.通过掩模蚀刻一个具有到阱外的连接的接地屏蔽；e.共形涂覆第三钝化/绝缘层到阱的侧壁和被蚀刻的接地屏蔽上；以及f.用低k电介质材料填平阱。
16.根据权利要求15的方法，其中提供半导体衬底的步骤包括提供含有Si、GaAs、HRS、石英、蓝宝石或SiGe的衬底。
17.根据权利要求15的方法，其中提供半导体衬底的步骤包括提供FEOL作为衬底。
18.根据权利要求15的方法，其中钝化/绝缘层包括SiO2、Si3N4或BPSG。
19.根据权利要求15的方法，其中蚀刻具有侧壁和底的阱的步骤包括用对衬底材料具有选择性的蚀刻剂进行湿蚀刻，蚀刻出具有倾斜侧壁和底的阱。
20.根据权利要求19的方法，其中湿蚀刻阱的步骤包括对硅衬底使用TMAH。
21.根据权利要求15的方法，其中用导体覆盖阱的侧壁和底的步骤包括用金属、掺杂的硅、掺杂的多晶硅或硅化物覆盖阱的侧壁和底。
22.根据权利要求15的方法，其中用掩模覆盖阱的侧壁和底的步骤包括用延续到阱的外侧的硬化的光致抗蚀剂覆盖阱的侧壁和底。
23.根据权利要求15的方法，其中用低k电介质材料填充阱的步骤包括用低k硬化的聚酰亚胺填充阱。
24.一种用于低损耗IC的集成电感的制造方法，包括执行权利要求15所述的工艺步骤；并继续进行完成IC的工艺步骤，包括在阱的正上方直接制造电感的步骤。
25.根据权利要求24的方法，其中阱填充有机电介质，继续进行完成IC的工艺步骤和制造电感的步骤包括在电感的线圈之间蚀刻延伸到阱中的开口，并通过反应离子蚀刻去掉有机电介质的步骤。
全文摘要
通过在衬底中蚀刻到达涂覆在衬底上的绝缘层的阱并以细长分段的形状在阱的底部制造接地的法拉第屏蔽来消除电感对半导体衬底的损耗。阱直接位于电感的下面，并且可选择填充硬化的低k有机电介质或空气。
文档编号H01F27/34GK1484838SQ02803598
公开日2004年3月24日 申请日期2002年2月7日 优先权日2001年2月10日
发明者劳尔·阿科斯塔, 詹妮弗·伦德, 罗伯特·格鲁维兹, 乔安娜·罗斯纳儿, 史蒂文·考德斯, 美兰妮·卡拉索, 伦德, 卡拉索, 格鲁维兹, 罗斯纳儿, 考德斯, 劳尔 阿科斯塔 申请人:国际商业机器公司