专利名称：低功率操作机构及方法
领域本发明针对功率消耗。更具体地，本发明针对通过向芯片的晶体管施加反壳体偏置而降低芯片的功率消耗。
背景移动处理单元如膝上型计算机具有特殊的功率考虑。这是因为给移动处理单元提供供电的电池是有限的能量源。因此，功率消耗变得重要。随着技术升级趋势在不断继续，取得每处理单元的高性能及低功率消耗日益变得更加困难。这特别地对其中功率要求更加尤为严格的移动系统具有挑战性。为了使移动系统停留在给定的功率包络之内，电源(VCC)不得不攻势性地加以升级，这导致相当缓慢的操作频率。因为设备小型化导致较高的泄漏及总处理单元功率，所以单独升级VCC来满足移动应用中的功率限制变成越来越困难。VCC的攻势性降低还严重地使芯片的性能和频率得到降级。因此希望在移动处理单元中获取较好的功率/频率升级。
附图的简要说明从联系所附加的附图来阅读下述详细的实例性实施例说明及权利要求(其全部形成了这个发明公开内容的一部分)当中，对本发明的上述及更好的理解将是显而易见的。虽然上述及下面所写到的和所示例的公开内容集中于公开本发明的实例性实施例，但是应该清楚地理解为其仅是通过示例和实例的方式且本发明并不被局限于此。
下面表示对附图的简要说明，其中相似的参考数字表示相似的元件且其中
图1示例根据本发明的一实例性实施例被耦合到电压调节设备上的芯片；图2示例一PMOS晶体管；图3示例根据本发明一实例性实施例被耦合的PMOS晶体管；图4示例根据本发明一实例性实施例被耦合的NMOS晶体管；
图5示例根据本发明一实例性实施例的芯片的功率网格；以及图6示例根据本发明一实例性实施例的芯片的信号线。
详细说明在下面的详细说明中，相似的参考数字及字符可被用来指定不同图形附图中相同的、对应的或类似的部件。此外，在随后的详细说明中，可给出实例性的大小/模型/值/范围，虽然本发明并不局限于此。为了示例和讨论的简便性，以及为了不遮掩本发明，在图形中可能并不示出众所周知的到集成电路(IC)和其它部件的功率/接地连接。为了避免遮掩本发明，实施例还可用方框图被示出，并且还鉴于这样的事实，即有关这种方框图设置的实施细节可高度地取决于本发明即将被实施在其中的平台。即，这样的细节应该正好处在本领域普通技术人员的知识范围之内。当为了说明本发明的实例性实施例而阐明具体详情(例如，电路、电压水平)的情况下，对本领域的一个普通技术人员应该显而易见地是本发明可以无需这些具体详情或对其加以改变而被加以实践。最终，应该显而易见地是可以使用不同的硬连接电路的组合来实施本发明的实施例。即，本发明并不局限于硬件和/或软件的任何具体组合。
本发明的实施例可提供一种用于高效地使用芯片电源的装置。这可涉及到电压调节器设备，所述设备施加在大约VCC处的第一电压信号；在大约接地处的第二电压(VSS)信号；可略微高于VCC的VCC+电压信号；以及可略微低于VSS的VSS-电压信号。VCC+和VSS-电压可被分别地施加到芯片内晶体管的壳体接触上，以便于向相应的晶体管施加反壳体偏置。基于所希望的操作模式VCC+和VSS-的电压水平可被加以改变。
即，本发明的实施例可施加反壳体偏置以降低在芯片相应的晶体管内低于最低限度的泄漏。由于来自晶体管的总泄漏是总芯片功率的基本来源，所以通过向晶体管施加反壳体偏置，可显著地降低总芯片功率而仅存在有限量的速度降级。因为当功率极限被提高时(如在AC模式操作下那样)反壳体偏置可以被去除，所以当需要提供最大的性能输出时这个机构并不强加速度损失。
此后将就具有至少一个晶体管和向所述晶体管施加第一电压(如VCC)和第二电压(如VSS)的电压调节设备的芯片对本发明的实施例加以说明。电压调节设备在向晶体管施加第一电压的同时可进一步向晶体管的壳体接触施加第三电压(如VCC+)。这使晶体管置于反壳体偏置模式，其导致较小的泄漏电流和能量保存。
还可就给芯片提供供电的方法对实施例加以说明。这可涉及到向至少一个晶体管施加第一电压、向芯片的部件施加第二电压以及在第一电压被施加到晶体管的同时控制施加到晶体管的壳体接触上的第三电压。这可引起晶体管被置于反壳体偏置模式。
图1示例根据本发明一实例性实施例被耦合到电压调节设备(包括电压调节设备110和电压调节设备120)的芯片100。其它的实施例和配置也还属于本发明的范围。电压调节设备120沿着信号线124向芯片100施加VCC电压信号以及沿着信号线122向芯片100施加VSS电压信号。电压调节设备110沿着信号线112向芯片100施加VCC+电压以及沿着信号线114向芯片100施加VSS-电压信号。如下面将说明的那样，VSS-电压信号和VCC+电压信号的电压水平可被改变。因而，图1示出具有可被施加到芯片100上不同电压水平的功率信号。虽然图1示出电压调节设备110和电压调节设备120为两个单元，但是这两个电压调节设备的功能可由单电压调节设备或两个以上单元来提供。此外，虽然电压调节设备110和120被示出位于芯片100的外面，但是电压调节设备110和120还可被结合在芯片100内。
图1还示出操作系统设备130可由信号线132被耦合到电压调节设备110上并且电压调节设备120可由单线134被耦合到操作系统设备130上。操作系统设备130可控制来自电压调节设备110信号线112和114上的信号(VCC+和VSS-)的输出电压水平。更具体地，操作系统设备130可分别控制信号线112和114上VCC+和VSS-的电压水平。即，当芯片100需要以低功率模式(如在电池模式下)操作时，则信号线114和112可供给比VSS更低的偏置(VSS-)以及比VCC更高的偏置(VCC+)。在功率和频率调节(scalling)方面这将允许芯片更加高效地运行。然而，当芯片100需要提供最大的性能时(如在AC模式操作下那样)，则操作系统设备130可控制电压调节设备110以便于在信号线114和112上的电压信号可分别供给一个大约为零的偏置(即接地)及一大约为VCC的电源。基于功率/性能要求，信号线112和114上信号的电压水平可通过被提供在芯片100外面上的电压调节设备110由操作系统设备130进行控制。
因而，除了VCC和VSS的管脚以外，本发明的实施例还可利用来自芯片100的额外管脚以供给下述的电压水平(a)VSS或低于接地几百毫伏作为VSS-电压水平；以及(b)VCC或高于VCC几百毫伏作为VCC+电压水平。作为一个实例，VCC可为1.8伏特。VCC的其它值也是可能的。VCC+和VSS-的电压水平可被用来在不同的操作期间向n基片和p基片两者施加不同的壳体偏置。
图2示例一实例性的p沟道金属氧化物半导体(PMOS)晶体管。如所示，PMOS晶体管200包括具有在其上形成的n阱区204的p基片202。n阱区204包括p+掺杂的漏极接触206和p+掺杂的源极接触210。栅极接触208可形成在n阱区204之上。n阱区204可进一步包括可用来向n阱区204施加壳体偏置的n+掺杂的壳体接触212。信号线214可被耦合到源极接触210和壳体接触212两者上。在这个实例中，PMOS晶体管200处于正常的壳体偏置模式，因为源极接触210和壳体接触212基于信号线214上的信号被相似地加以偏置。
图3示出根据本发明一实例性实施例被耦合到信号线上的PMOS。其它配置和实施例也属于本发明的范围内。除了源极接触及壳体接触被分别加以偏置以外，PMOS晶体管300类似于PMOS晶体管200。这允许晶体管300的反壳体偏置。更具体地，图3示出具有在其上形成的n阱区304的p基片302。N阱区304包括p+掺杂的漏极接触306、p+掺杂的源极接触310及n+掺杂的壳体接触312。还可在n阱区304上面提供栅极接触308。如图3所示源极接触310可被耦合到信号线314且壳体接触312可被分别地耦合到信号线316。源极接触310和壳体接触312不再象图2中的设置被耦合到一起。这允许第一信号被供给到信号线314而第二信号被供给到信号线316。因此，源极接触310和壳体接触312可被分别地加以偏置。
如果操作设备130正在(或将要在)低功率模式(即电池模式)下操作，则指示信号可沿着信号线132(图1)被施加到电压调节设备110上。这个信号可指示电压调节设备110应该如何在低功率模式下操作。电压调节设备110可在信号线112(对应于图3中的信号线316)上输出一较高的VCC+电压信号。电压调节设备120可在信号线124(对应于信号线314)上输出一电压水平VCC信号。在这个低功率模式下，源极接触310可具有VCC电压且壳体接触312可具有VCC+(即略微高于VCC)电压。这是向晶体管300施加反壳体偏置。当操作系统设备130切换离开低功率模式时(如当处于正常的AC模式时)，则指示信号可沿着信号线132被施加到电压调节设备110上。然后可使沿着信号线112(对应于信号线316)的信号输出电压更接近于或等于沿着信号线124(对应于信号线314)的VCC信号输出电压。这将晶体管300带离出反壳体偏置模式且引起晶体管300处于正常的壳体偏置模式。本领域的普通技术人员将理解为芯片100可包括众多的PMOS晶体管，每个晶体管以类似于图3所示的方式可被加以耦合。
图4示出根据本发明一实例性实施例的n沟道金属氧化物半导体(NMOS)晶体管400。其它的实施例和配置也属于本发明的范围。更具体地，图4示出具有在其上所形成的p阱区的n基片404。P阱区404包括n+掺杂的漏极接触410、n+掺杂的源极接触406和p+掺杂的壳体接触412。栅极接触408可形成在p阱区404的上面。源极接触406可被耦合到信号线414上且壳体接触412可被耦合到信号线416上。因而，单独的信号可被施加到源极接触406和壳体接触412上。在操作期间，如果操作系统设备130确定芯片100应该或正在低功率模式下操作，则可沿着信号线132(图1)将一指示信号施加到电压调节设备110上。这个信号可指示电压调节设备110应该如何在低功率模式下操作。电压调节设备110可沿着信号线114(对应于信号线416)输出VSS-(即略微低于VSS)电压信号。电压调节设备120可在信号线122输出电压水平VSS的信号(对应于信号线414上的信号)。因此这引起NMOS晶体管400处于反壳体偏置模式。当操作系统设备130从低功率模式中移开(如当处于正常的AC模式)时，则指示信号可沿着信号线132被施加到电压调节设备110。可使沿着信号线114(对应于信号线416)的信号输出电压更接近或等于信号线122上信号(对应于信号线414上的信号)的电压。这将晶体管400带离开反相壳体偏置模式且致使其处于正常的壳体偏置模式。本领域的普通技术人员将理解到芯片100可包括众多的NMOS晶体管，每个晶体管以类似于图4所示的方法可被加以耦合。
图5示例根据本发明一实例性实施例的芯片100的功率网格。其它的实施例和配置也属于本发明的范围之内。更具体地，图5示出网格状图案可由下述形成(a)信号线502a、502b、502c、502d和502e；(b)信号线504a、504b、504c、504d和504e；(c)信号线506a、506b、506c、506d和506e；以及(d)信号线508a、508b、508c、508d和508e。信号线502a、502b、502c、502d和502e中的每个可接收电压水平VCC的信号(对应于在信号线124上由电压调节设备120所提供的信号)。信号线504a、504b、504c、504d和504e中的每个可接收电压水平VSS的信号(对应于在信号线122上由电压调节设备120所提供的信号)。信号线506a、506b、506c、506d和506e(基本上垂直于信号线502a-e和504a-e)中的每个可接收电压水平VCC+的信号(对应于在信号线112上由电压调节设备110所提供的信号)。信号线508a、508b、508c、508d和508e(基本垂直于信号线502a-502e和504a-504e)中的每个可接收电压水平VSS-的信号(对应于信号线114上由电压调节设备110所提供的信号)。
图6示出根据本发明实施例对功率可如何贯穿芯片100被分布的另外表示。
VSS-和VCC+在芯片上的分布可基于图5和图6中所示的两个功率轨道。因为基片电流非常小(低于切换电流几个数量级以上)，所以电压供给可在非常松散的网格内进行分布。通过拥有一垂直于正常VCC/VSS路由的附加基片路由，可容易地实现单元级(cell-level)的实施。
本发明的实施例可提供约为1.8伏的VCC电压信号和约为零伏(或接地)的VSS电压信号。可提供例如在VCC至VCC+500毫伏范围之内的VCC+电压水平，同时可提供在接地至接地减500毫伏范围之内的VSS-电压水平。VCC、VCC+、VSS和VSS-的其它值也属于本发明的范围内。
因而，当芯片需要在低功率模式(如电池模式)下操作时，则两个功率管脚可分别向n基片和p基片供给负偏置(VSS-)及较高的VCC电源(VCC+)。在功率和频率调节(scaling)方面，这允许芯片更加高效地运行。当芯片需要提供最高的性能时，两个功率管脚可在n基片上提供较小的负偏置或零偏置以及向p基片提供大于VCC电源的较小正偏置。基于功率/性能要求，在这两个管脚上的确切电压可由操作系统通过处理单元外面所提供的电压调节器来进行控制。
已经说明了给芯片提供供电的方法。这可涉及到在正常功率模式(如AC操作)下给芯片施与功率以及当芯片在低功率模式(如电池操作)下操作时为芯片施与功率(处于反壳体偏置模式)。
作为结论，在技术说明书中对“一个实施例”、“实施例”、“实例性实施例”等的任何提及意味着就有关实施例所说明的特定特点、结构或特征被包括在本发明的至少一个实施例中。在技术说明书中各种位置出现的这种短语并没有必要全部指相同的实施例。此外，当就有关任何实施例对特定的特点、结构或特征加以说明时，其主张它属于本领域普通技术人员的知识范围之内，用以实现与其它实施例有关的这种特点、结构或特征。此外，为了便于理解，某些方法步骤可能已经被描绘成分开的步骤；然而，这些分开被描绘的步骤不应该被解释成其表现必须依顺序而定。即，一些步骤可能够以另外的顺序或同时地等等被加以执行。
这结束了实例性实施例的说明。虽然本发明已经参考其中若干示例性实施例被加以说明，但是应该理解为可以由本领域中普通技术人员设想出将属于这个发明的实质和原理范围之内的众多其它修改和实施例。更具体地，在上述公开内容、附图及所附权利要求的范围之内，可能存在部件部分及/或主题组合设置上的合理变化和修改，而并不偏离本发明的实质。除了在部件部分及/或设置中存在变化和修改以外，对于本领域中的那些普通技术人员，选择性的使用也将是显而易见的。
权利要求
1.一种装置包括具有至少一个晶体管的芯片；以及向所述至少一个晶体管施加第一电压和第二电压的电压调节设备；所述电压调节设备在向所述至少一个晶体管施加所述第一电压的同时，还进一步向所述至少一个晶体管的壳体接触施加第三电压。
2.根据权利要求1的装置，其中所述电压调节设备在所述芯片的外部。
3.根据权利要求1的装置，其中所述至少一个晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的PMOS晶体管，其中在所述第三电压被施加到所述壳体接触的同时，所述第一电压被施加到所述源极接触，所述第三电压高于所述第一电压以便于引起所述至少一个晶体管的反壳体偏置。
4.根据权利要求1的装置，其中所述晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的NMOS晶体管，其中在所述第三电压被施加到所述壳体接触的同时，所述第一电压被施加到所述源极接触，所述第三电压低于所述第一电压以便于引起所述至少一个晶体管的反壳体偏置。
5.根据权利要求1的装置，其中所述电压调节设备在向所述芯片的另一晶体管施加所述第二电压的同时，进一步向所述另一晶体管的壳体接触施加第四电压。
6.根据权利要求1的装置，其中所述芯片进一步包括用于将所述第一电压施加到所述芯片的晶体管的第一多个信号线、用于将所述第二电压施加到所述芯片的晶体管的第二多个信号线、用于将所述第三电压施加到所述芯片的所述晶体管的第三多个信号线。
7.根据权利要求6的装置，其中所述第三多个信号线基本上垂直于所述第一多个信号线。
8.根据权利要求1的装置，其中所述第三电压引起所述至少一个晶体管的反壳体偏置。
9.根据权利要求1的装置，进一步包括用来控制所述第三电压水平的操作系统设备。
10.一种装置包括被提供在基片上的多个晶体管；被提供在所述基片上用来将第一电压分配到包括至少一个晶体管的所述多个晶体管的第一多个信号线；被提供在所述基片上用来将第二电压分配到所述多个晶体管的第二多个信号线；以及被提供在所述基片上用来在将所述第一电压施加到所述至少一个晶体管的同时将第三电压分配到至少一个所述晶体管的壳体接触上的第三多个信号线。
11.根据权利要求10的装置，进一步包括第四多个信号线，所述第四多个信号线被提供在所述基片上用来将所述第二电压施加到所述晶体管的其它晶体管的同时将第四电压分配到所述晶体管的其它晶体管壳体接触上。
12.根据权利要求10的装置，其中所述基片、所述多个晶体管、所述第一多个信号线、所述第二多个信号线和所述第三多个信号线均被提供在芯片内。
13.根据权利要求10的装置，进一步包括电压调节设备，所述设备用来将所述第一电压施加到所述第一多个信号线、将所述第二电压施加到所述第二多个信号线以及将所述第三电压施加到所述第三多个信号线。
14.根据权利要求10的装置，其中所述至少一个晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的PMOS晶体管，其中在所述第三电压被施加到所述壳体接触的同时，所述第一电压被施加到所述源极接触，所述第三电压高于所述第一电压以便于引起所述至少一个晶体管的反壳体偏置。
15.根据权利要求10的装置，其中所述至少一个晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的NMOS晶体管，其中在所述第三电压被施加到所述壳体接触的同时，所述第一电压被施加到所述源极接触，所述第三电压低于所述第一电压以便于引起所述一个晶体管的反壳体偏置。
16.根据权利要求10的装置，其中所述第三多个信号线基本上垂直于所述第一多个信号线。
17.根据权利要求10的装置，其中所述第三电压引起所述至少一个晶体管的反壳体偏置。
18.根据权利要求10的装置，进一步包括用来控制所述第三多个信号线上的电压水平的操作系统设备。
19.一种给芯片提供供电的方法，所述方法包括向至少一个晶体管施加第一电压；向所述芯片的部件施加第二电压；以及在将所述第一电压施加到所述至少一个晶体管的同时，控制第三电压以将其施加到所述至少一个晶体管的壳体接触上。
20.根据权利要求19的方法，其中所述第三电压产生所述至少一个晶体管的反壳体偏置。
21.根据权利要求19的方法，进一步包括在所述第二电压被施加到所述另一晶体管的同时，通过向所述另一晶体管的壳体接触施加第四电压引起另一晶体管的反壳体偏置。
22.根据权利要求19的方法，其中所述晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的PMOS晶体管，其中在所述第三电压被施加到所述壳体接触的同时，所述第一电压被施加到所述源极接触，所述第三电压高于所述第一电压以便于引起所述至少一个晶体管的反壳体偏置。
23.根据权利要求19的方法，其中所述晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的NMOS晶体管，其中在所述第三电压被施加到所述壳体接触的同时，所述第一电压被施加到所述源极接触，所述第三电压低于所述第一电压以便于引起所述至少一个晶体管的反壳体偏置。
24.一种给芯片提供供电的方法，所述方法包括基于正常的功率模式向所述芯片施加功率；以及基于较低的功率模式向所述芯片施加功率。
25.根据权利要求24的方法，其中基于所述较低的功率模式向所述芯片施加功率包括引起所述芯片的晶体管上的反壳体偏置。
26.根据权利要求25的方法，其中所述晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的PMOS晶体管，以及其中在所述较低功率模式下施加功率包括在向所述壳体接触施加第二电压的同时向所述源极接触施加第一电压，所述第二电压高于所述第一电压以便于引起所述PMOS晶体管的反壳体偏置。
27.根据权利要求25的方法，其中所述晶体管包括具有源极接触、漏极接触、栅极接触及所述壳体接触的NMOS晶体管，以及其中在所述较低功率模式下施加功率包括在向所述壳体接触施加第二电压的同时向所述源极接触施加第一电压，所述第二电压低于所述第一电压以便于引起所述NMOS晶体管的反壳体偏置。
全文摘要
提供一种用于给具有至少一个晶体管的芯片提供供电的装置和方法。电压调节设备可向晶体管施加第一电压和第二电压。电压调节设备可包括一在向晶体管施加所述第一电压的同时向晶体管的壳体接触施加第三电压的机构。这将晶体管置于通过降低泄漏电流而保存能量的反壳体偏置模式。
文档编号H01L29/78GK1545761SQ02813057
公开日2004年11月10日 申请日期2002年3月14日 优先权日2001年6月28日
发明者K·拉维钱德兰, M·巴拉尼, R·杰克逊, K·张, , K 拉维钱德兰, 搜 申请人:英特尔公司