专利名称：自对准接触窗形成方法
技术领域：
本发明涉及一种半导体集成电路制造方法，特别涉及半导体集成电路中自对准接触窗形成方法。
背景技术：
场效晶体管(FET)通常包括在半导体衬底上形成的绝缘层，形成在绝缘层上的多晶硅栅极，形成在半导体衬底内的一对源极/漏极区，以及形成在栅极绝缘层下方且以该源极/漏极区分隔的沟道区。在场效晶体管制造工艺中，传统闪存技术包括电路源极/栅极电子对的金属化制造工艺。金属化制造工艺包括在半导体衬底上设置的已构图的屏蔽层，并曝露出形成于半导体衬底内的源极或漏极区。特别是，以传统的光蚀刻技术形成通过已构图的屏蔽层的开口，接着在开口内淀积接触金属。然而，在深微米电弧(deep sub-micronflash)制造工艺中，由于半导体衬底上组件密度较高，组件尺寸较小，集成电路微型化；因此，形成金属接点的开口尺寸必须更小，以致于可能难以对准。为减低掩模对准公差的限制，使用自对准接触(SAC)技术，实现掩模精密对准。
图1是显示现有闪存单元10的剖面图。闪存单元10形成于半导体衬底12上，包括栅叠置结构14，形成在半导体衬底12上、淀积在栅叠置结构14上的栅极绝缘层16，形成在半导体衬底12内的源极/漏极对18，源极/漏极对18并与沟道区20分开，以及环绕栅叠置结构14的侧壁的侧壁层22。栅叠置结构14可包括导体掺杂的多晶硅栅24，难熔金属栅28以及层间介电层(ILD)26，以隔离多晶硅栅24难熔金属栅28。闪存单元10通常也包含形状相同的氧化硅层30，它覆盖栅极绝缘层16和栅叠置结构14上，以作为应力缓冲层。
以离子注入方式形成源极/漏极对18后，形成自对准接触窗(图中未标示出)。用传统的自对准接触窗方法形成介电层32，例如是氧化层，它覆盖半导体衬底12，以及蚀刻介电层32、缓冲层30、栅极绝缘层16、曝露出源极/漏极对18，因而形成接触开口34，以供以后于其中淀积接触金属(图中未标示出)。由于介电层32以及缓冲层30用氧化硅组成，使得在接触窗蚀刻或接触窗清洗所使用的蚀刻气体或蚀刻液也会损坏位于栅叠置结构14以及侧壁层22间的缓冲层32，而曝露出金属层28，导致金属层28与填入开口34内的接触金属间的短路。
发明内容
有鉴于此，本发明提供一种自对准接触窗形成方法，解决上述问题。
为达到上述目的，本发明的目的是提供一种自对准接触窗形成方法，包括在半导体衬底上至少一个栅叠置结构；在上述半导体衬底以及上述栅叠置结构上，形成第一介电层；在上述第一介电层上形成一第二介电层，上述第二介电层相对于上述第一介电层具有蚀刻选择性；蚀刻上述第二介电层，以曝露出形成在上述栅叠置结构的顶表面至少一部分上述栅叠置结构侧壁上部的上述第一介电层；除去已曝露的上述第一介电层；并及在上述栅叠置结构的侧壁上形成第三介电层。
按本发明的一个实施例，形成第一介电层步骤包括形成氧化栅叠置结构和半导体衬底。
根据本发明的一个实施例，还包括形状相同的第一介电层。
本发明又提供一种自对准接触窗形成方法，包括在半导体衬底上，形成至少一栅叠置结构；氧化上述栅叠置结构以及上述半导体衬底，以形成第一氧化层；在上述第一氧化层上形成牺牲层，上述牺牲层相对上述第一氧化层具有蚀刻选择性；蚀刻上述牺牲层以曝露位于上述栅叠置结构顶部以及侧壁上部的上述第一氧化层；除去曝露出的上述第一氧化层，以曝露出上述栅叠置结构顶部以及侧壁上部；沿上述栅叠置结构的侧壁，形成一侧壁层在上述侧壁层以及上述半导体衬底上；形成第二氧化层，上述第二氧化层相对上述侧壁具有蚀刻选择性；以及蚀刻上述第二氧化层上述第一氧化层，以曝露出邻接上述栅叠置结构的接触区。
根据本发明的一个实施例，其中，氧化该栅叠置结构包括以氧气以及氢气进行快速热处理工艺。
根据本发明的另一个实施例，其中，氧化该栅叠置结构包括以氧气以及氢气进行流束产生程序。
通过以下结合附图优选实施例的详细说明，使本发明的上述和其它目的、特征、和优点能更清楚。
图1为现有闪存装置的剖面图；图2-8为本发明自对准接触窗形成方法的一实施例剖面图。
符号说明10～闪存单元；12、50～半导体衬底；14、52～栅叠置结构；16～栅极绝缘层；18～源极/漏极对20～沟道区；22～侧壁层；24～多晶硅栅；26、58～层间介电层；28～难熔金属栅；30～形状相同层；32～介电层；34～接触开口；
54～栅极绝缘层；56～第一金属层；60～第二金属层；62～第三金属层；64～硬屏蔽层；66～第一介电层；62～第三金属层；64～硬屏蔽层；66～第一介电层；68～第二介电层；70～侧壁上部；72～顶部表面；74～第三介电层；76～第四介电层；78～接触开口具体实施方式
图2-8显示本发明自对准接触窗形成方法的一实施例。请参阅图2，提供半导体衬底50，在半导体衬底50上形成栅叠置结构52，可根据需要，在此阶段在半导体衬底内形成源极/栅极对和沟道。栅叠置结构52包括栅极绝缘层54，第二金属层60以及形成在第一金属层56以及第二金属层60之间的层间介电层58，提供两金属层间电性绝缘。在一实施例中，栅极绝缘层54以氧化硅组成，第一金属层56包括一多晶硅层，以及第二金属层60包括一难熔的金属层。在另一实施例中，形成在包含有多晶硅的第二金属层60上的第三金属层62包含硅化钨。第三金属层62可以加强栅叠置结构52的导电性。
硬掩模层64，例如是氮化硅层，可形成在第三金属层62的顶端，用以提供电绝缘，保护第三金属层62并平坦化。
请参阅图3，形成栅叠置结构52后，第一介电层66形成在栅叠置结构52和半导体衬底50上，第一介电层66也可以为形状相同的。在一实施例中，第一介电层66包含氧化硅，其可以氧气以及氢气进行快速热处理工艺(RTP)或是以氧气氢气进行流束产生处理(ISSG)形成。第一介电层66也可以通过淀积方式形成，第一介电层66将作为往后形成的侧壁层的应力缓冲层。
请参阅图4，在第一介电层66上形成第二介电层68，第二介电层68相对于第一介电层66具有高度蚀刻选择性以促进随后的蚀刻制造工艺。在一实施例中，第二介电层68包括氮化硅，第一介电层66包括氧化硅，第二介电层68以高密度化学气相淀积方式(HDCVD)淀积在第一介电层66上。由于高密度化学气相淀积方式的特性，第二介电层68位于栅叠置结构52的侧壁上部70大致比位于半导体衬底50的栅叠置结构52顶部表面72的厚度薄很多。在一实施例中，第二介电层68作为牺牲层用。
请参阅图5，蚀刻第二介电层68，以曝露出部分位于栅叠置结构52顶表面72和位于栅叠置结构58的侧壁70上的第一介电层66，在一实施例中，以磷酸蚀刻第二介电层68。
请参阅图6，蚀刻第二介电层68，所曝露出的第一介电层66部分也被除去，例如以浸蚀方式蚀刻第一介电层66，以曝露出栅叠置结构52顶表面72上的栅极结构58的侧壁上部70。由于第二介电层68相对于第一介电层66具有高度蚀刻选择性，此蚀刻制造工艺顶多只会除去极少部分已曝露出来的第一介电层62，其余部分用剩下的第二介电层68屏蔽保护。
请参阅图7，在除去未用第二介电层68所屏蔽保护的第一介电层66后，接下来沿栅叠置结构52的侧壁80形成第三介电层74，以包覆残留在栅叠置结构52侧壁80上的第一介电层66。在一实施例中，淀积第三介电层74前，完全除去上次蚀刻的第二介电层68。在另一实施例中，第二介电层68以及第三介电层74均包含有氮化硅，则第二介电层68也可在第三介电层74形成过程中保留。第三介电层74作为围绕栅叠置结构52的侧壁层。
请参阅图8，在形成第三介电层74后，形成第四介电层76，覆盖该第三介电层以及半导体衬底50上，第四介电层76相对于第三介电层74具有高度蚀刻选择比，在一实施例中，第四介电层76包括氧化硅，第三介电层74包括氮化硅。接下来，以一光刻胶掩模(图中未标示出)确定第四介电层76的图形，第四介电层76以及残留的第一介电层66位被光刻胶掩模所覆盖的部分将被蚀刻以形成至少一接触开口78，以曝露出半导体衬底50内的一接触区(未标号)。接触区中可包含场效晶体管的源极或漏极区。最后再将光刻胶掩模除去。
本发明也提供一集成电路，包括形成在半导体衬底上的栅叠置结构，形成在栅叠置结构的下部侧壁上的氧化层，沿栅极介电层侧壁形成环绕侧壁层以覆盖氧化层，以及形成在半导体衬底内的接触区，接触区并与栅叠置结构邻接。其中，栅叠置结构包括第一金属层，第二金属层，以及形成在第一金属层以及第二金属层之间的介电层。在一实施例中，第一金属层包括多晶硅，第二金属层包括难熔的金属，例如硅化钨。在一实施例中，侧壁层包括氮化硅，且相对于氧化硅具有蚀刻选择性。由于氧化层被侧壁层覆盖，因此可避免自对准蚀刻过程中，蚀刻液损害氧化层所造成的栅极金属与接触金属间的短路现象。
以上虽然已以实施例说明了本发明，但是实施例不限制本发明，行业的技术人员，在不脱离本发明的精神和范围内，当可作某些变更与改进，因此本发明的保护范围以后附的权利要求书所界定的范围为准。
权利要求
1.一种自对准接触窗形成方法，包括在半导体衬底上至少一栅叠置结构；在该半导体衬底和该栅叠置结构上，形成第一介电层；在该第一介电层上形成第二介电层，该第二介电层相对于该第一介电层具有蚀刻选择性；蚀刻该第二介电层，以曝露出形成于该栅叠置结构的顶表面和至少一部分该栅叠置结构侧壁上部的该第一介电层；除去已曝露的该第一介电层；以及在该栅叠置结构的侧壁上形成第三介电层。
2.如权利要求1所述的自对准接触窗形成方法，还包括形成一形状相同的第一介电层。
3.如权利要求1所述的自对准接触窗形成方法，其中，该栅叠置结构的形成步骤包括在该半导体衬底上形成栅极绝缘层；在该栅极绝缘层上形成第一金属层；在该第一金属层上形成第四介电层；以及在该第四绝缘层上形成第二金属层。
4.如权利要求第1项所述的自对准接触窗形成方法，其更包括形成一氧化硅层，做为该第一介电层。
5.如权利要求1所述的自对准接触窗形成方法，还包括形成一氮化硅层，做为第二介电层。
6.如权利要求1项所述的自对准接触窗形成方法，其更包括形成一氮化硅层，做为该第三介电层。
7.如权利要求1所述的自对准接触窗形成方法，其中形成该第一介电层步骤包括氧化该栅叠置结构和该半导体衬底。
8.如权利要求7所述的自对准接触窗形成方法，其中，氧化该栅叠置结构步骤包括以氧气以及氢气进行快速热处理工艺。
9.如权利要求6所述的自对准接触窗形成方法，其中，氧化该栅叠置结构步骤包括以氧气以及氢气进行就地流束产生程序。
10.如权利要求1所述的自对准接触窗形成方法，还包括形成一第四介电层于该第三介电层及该半导体衬底上，该第四介电层相对该第三介电层选择性蚀刻。
11.如权利要求10所述的自对准接触窗形成方法，还包括蚀刻该第四介电层以及该第一介电层，以曝露出邻接该栅叠置结构的在该半导体衬底内的接触区。
12.如权利要求10所述的自对准接触窗形成方法，还包括形成一氧化硅层做为该第四介电层。
13.如权利要求1项所述的自对准接触窗形成方法，其更包括高密度化学气象淀积形成该第二介电层。
14.如权利要求1所述的自对准接触窗形成方法，还包括以浸洗蚀刻方法除去该第一介电层。
15.如权利要求1项所述的自对准接触窗形成方法，其更包括形成该第三介电层前，除去该栅叠置结构侧壁上的该第二介电层。
16.一种自对准接触窗形成方法，包括在半导体衬底上，至少一栅叠置结构；氧化该栅叠置结构该半导体衬底，以形成第一氧化层；在该第一氧化层上形成一牺牲层，该牺牲层相对该第一氧化层具有蚀刻选择性；蚀刻该牺牲层以曝露位于该栅叠置结构顶部侧壁上部的该第一氧化层；除去曝露出的该第一氧化层，以曝露出该栅叠置结构顶部以及侧壁上部；沿该栅叠置结构的侧壁，形成一侧壁层；在该侧壁层该半导体衬底上形成第二氧化层，该第二氧化层相对该侧壁具有蚀刻选择性；以及蚀刻该第二氧化层和该第一氧化层，以曝露出邻接该栅叠置结构的接触区。
17.如权利要求16所述的自对准接触窗形成方法，其中设置至少一栅叠置结构步骤包括一栅极绝缘层；第一金属层覆盖该栅极绝缘层；介电层覆盖该第一金属层；以及第二金属层覆盖该介电层。
18.如权利要求16所述的自对准接触窗形成方法，包括形成一氮化硅层做为该牺牲层。
19.如权利要求16所述的自对准接触窗形成方法，其中，氧化该栅叠置结构包括以氧气以及氢气进行快速热制造工艺。
20.如权利要求16所述的自对准接触窗形成方法，其中，氧化该栅叠置结构包括以氧气以及氢气进行流束产生程序。
全文摘要
一种自对准接触窗形成方法，包括于半导体衬底上设置至少一栅叠置结构；于上述半导体衬底和上述栅叠置结构上，形成第一介电层；于上述第一介电层上形成第二介电层，上述第二介电层相对于上述第一介电层具有蚀刻选择性；蚀刻上述第二介电层，以曝露出形成于上述栅叠置结构的顶表面和至少一部分上述栅叠置结构侧壁上部的上述第一介电层；除去已曝露的上述第一介电层；并在上述栅叠置结构侧壁上形成第三介电层。
文档编号H01L21/336GK1571120SQ0314768
公开日2005年1月26日 申请日期2003年7月16日 优先权日2003年7月16日
发明者郑培仁 申请人:旺宏电子股份有限公司