增加集成电路构装密度的制造方法

文档序号:7179345来源:国知局
专利名称:增加集成电路构装密度的制造方法
技术领域
本发明涉及一种其用于改善集成电路中的构装密度(packing density)的制造方法,尤其涉及一种有利于空隙充填(gap-filling)与避免接触至栅极间的短路(contact-to-gate shorts)的制造方法。
背景技术
间隙壁(spacer)为一种紧邻栅极侧面、并且在源极与漏极延伸区上方的结构。较佳的间隙壁为二氧化硅结构,可以选择的其它的材料,例如氮化硅(silicon nitride)、氮氧化硅(siliconoxynitride,SiON)等等也可以做为间隙壁材料。以剖面观察传统的间隙壁,通常为圆滑形状,金氧半导体场效晶体管则利用D形间隙壁、三角形氧化物间隙壁、或是梯形氮化物间隙壁,这些形状的间隙壁,有助于分开浅源极与漏极延伸区(shallow source and drain extensions)和深源极与漏极接触接合(deep source and drain contact junctions)。
集成电路(IC)长程目标在于尺寸的缩小与构装密度的提升,尺寸缩小的IC减少所占用的面积,对于IC高速效能表现是很重要的,且提升的构装密度则可在单位面积上安置更多的半导体元件;此外,IC晶粒面积的减少也可导致IC制造的较高产能,这些优点驱使IC尺寸的缩小与构装密度的提升。然而,当欲提升构装密度时,中间介电层(interlayer dielectric)的空隙充填及避免接触至栅极的短路形成一大挑战。传统不同形状的间隙壁,对于尺寸的缩小、构装密度的提升、与元件的制造而言,很难有所帮助。

发明内容
本发明所要解决的技术问题在于提供一种增加集成电路构装密度的制造方法,其利用深次微米技术形成L形间隙壁,以有效提高集成电路的构装密度。
本发明所要解决的另一技术问题是提供一种以深次微米技术制作的制造方法,其有利于空隙充填与避免接触至栅极的短路,且L形间隙壁有利于空隙的充填,并避免与接触之间的短路现象发生。
为了解决上述技术问题,本发明提供一种制造方法,有助于一集成电路中的构装密度,包括提供一栅极结构于一半导体底材上,并形成一氧化薄层紧邻于栅极结构的侧面;共形沉积一间隙壁材料于氧化薄层上,再于间隙壁材料上形成一氧化物,此氧化物具有一可覆盖间隙壁材料的L形结构;接着移除该氧化物以露出间隙壁材料的L形部分。
后面通过具体实施例配合所附的图式详加说明,以更容易了解本发明的目的、技术内容、特点及其所达成的功效。


图1-图3是根据本发明的IC部分的剖面示意图。
图4是根据图3后沉积一中间介电层的剖视图。
图5-6是根据本发明的另一IC部分的剖面示意图。
图号说明10底材12氧化薄层14氮化物材料层(L形间隙壁)16栅极结构18氧化层20中间介电层
22自行对准硅化物层具体实施方式
本发明的半导体设计可被广泛地应用到许多半导体设计中,并且可利用许多不同的半导体材料制作,当本发明以一较佳实施例来说明本发明方法时,本领域内的普通技术人员应知许多的步骤是可以改变的,材料及杂质也是可替换的,这些一般的替换无疑地不脱离本发明的精神及范畴。
其次,本发明用示意图详细描述如下,在详述本发明实施例时,表示半导体结构的剖面图在半导体制程中会不依一般比例作局部放大以利说明,应不能以此作为对本发明的限定。此外,在实际的制作中,应包含长度、宽度及深度的三维空间尺寸。
图1至图3为根据本发明的IC部分的剖面示意图。如图1所示,此部分包含一底材10、一栅极结构16、一氧化薄层12、一氮化物材料层14以及一氧化层18。此一部份可做为半导体晶片,例如硅晶片上IC的一部份。底材10可以是任何适当的半导体材料,在一实施例中,底材10为硅材料,亦可包含若干井于其中;栅极结构16可以是任何适当的导体材料,且在此一实施例中,栅极结构16为多晶硅材料,而氮化物材料层14则为一氮化硅材料或是其它间隙壁材料;氧化薄层12以适当的方法形成,并紧邻于栅极结构16的侧面(lateral sides),其厚度约为100埃;氮化物材料层14系作为一间隙壁,共形(conformally)沉积于氧化薄层12上,其厚度约为300埃;以及该氧化层18是以适当的方法形成,其具有一厚度大于氮化物材料层14的厚度,例如1000埃。
如图2所示,部分的氧化层18、氮化物材料层14,及氧化薄层12以蚀刻方式移除。之后暴露出底材10与栅极结构16的顶部,剩余的氧化层18覆盖氮化物材料层14及氧化薄层12的L形部分;此氮化物材料层14及氧化薄层12的L形部分紧邻于栅极结构16的侧壁。
接着,如图3所示,剩余的氧化层18以适当的蚀刻方法移除,氮化物材料层14的L形部分未被覆盖,其即可视为栅极结构16的L形间隙壁14的一部分。根据本发明,栅极结构16的L形间隙壁14的设计有助于构装密度,因为其使得空隙充填变得很容易,并且避免栅极与接触的短路。如图2所示,当进行中间介电层20的沉积时,因为L形间隙壁14不会妨碍中间介电层20的充填,因此介于栅极结构16之间的微小空隙可以如半导体的其它部分一样地顺利充填。因此,L形间隙壁14有助于中间介电层20的充填,进而增加IC的构装密度。
要了解的是,有许多植入步骤介于上述步骤中,举例来说,例如在氧化薄层12形成之前,以栅极结构16做为植入掩蔽,对底材10进行离子植入步骤,以作为轻掺杂漏极区域;另在后续步骤进行之前,以栅极结构16与L形间隙壁14作为另一植入掩蔽,对该底材10内进行离子植入,以作为源极与漏极区域。
图5、图6为根据本发明的另一IC部分的剖面示意图。如图5所示,若干设计需在栅极结构16的顶部首先形成自行对准硅化物层22,之后中间介电层20再沉积于底材10与栅极结构16上。如图6所示,移除部分的中间介电层20,以在栅极结构16形成接触。
因此,相较于传统形状间隙壁,当后续完成接触后,本发明的L形间隙壁可避免接触至栅极的短路。因此,本发明的优点之一是可避免接触至栅极的短路。
以上所述的实施例仅用于说明本发明的技术思想及特点,其目的在使本领域内的普通技术人员能够了解本发明的内容并据以实施,并不能仅以此来限定本发明的专利范围,即凡依本发明所揭示的精神所作的均等变化或修饰,仍应涵盖在本发明的专利范围内。
权利要求
1.一种增加集成电路构装密度的制造方法,其特征在于,包括下列步骤在一半导体底材上形成一栅极结构;在紧邻该栅极结构的侧面形成一氧化薄层;在该氧化薄层上共形沉积一间隙壁材料;在该间隙壁材料上形成一氧化物,该氧化物具有一形状以覆盖该间隙壁材料的一L形部分;及移除该氧化物以暴露出该间隙壁材料的该L形部分。
2.根据权利要求1所述的增加集成电路构装密度的制造方法,其特征在于,还包含在该氧化物与该半导体底材上沉积一中间介电层。
3.根据权利要求1所述的增加集成电路构装密度的制造方法,其特征在于,还包含在未被该氧化薄层覆盖的该栅极结构上形成一自行对准硅化物薄层。
4.根据权利要求1所述的增加集成电路构装密度的制造方法,其特征在于,其中该间隙壁材料为氮化物材料,较佳的为氮化硅。
5.一种增加集成电路构装密度的制造方法,其有助于在集成电路中栅极结构之间的空隙充填,其特征在于,包括下列步骤提供至少两栅极结构于一半导体底材上;在该半导体底材与该复数个栅极结构上形成一第一氧化层;在该第一氧化层上共形沉积一氮化物层,其中相对于该第一氧化层时、该氮化物层具有较厚的一第一厚度;在该氮化物层上形成一第二氧化层,其中相对于该氮化物层时、该第二氧化层具有较厚的一第二厚度;及移除部分该第一氧化层、该氮化物层与该第二氧化层以暴露出该半导体底材与该等栅极结构的顶部,且该氮化物层的复数个L形部分紧邻于该复数个栅极结构的侧面。
6.根据权利要求5所述的增加集成电路构装密度的制造方法,其特征在于,还包含移除该第二氧化层以暴露出该氮化物层的该复数个L形部分。
7.根据权利要求6所述的增加集成电路构装密度的制造方法,其特征在于,还包含在该复数个栅极结构与该半导体底材上形成一中间介电层,以及移除介于该复数个栅极结构之间的部分该中间介电层,以形成一接触。
8.根据权利要求6所述的增加集成电路构装密度的制造方法,其特征在于,还包含于在该栅极结构的顶部上形成一自行对准硅化物薄层。
9.根据权利要求6所述的增加集成电路构装密度的制造方法,其特征在于,还包含以该L形部分与该栅极结构部分做为一屏蔽,在该半导体底材中植入离子。
10.根据权利要求5所述的增加集成电路构装密度的制造方法,其特征在于,其中该第一厚度实质上为300埃。
11.根据权利要求5所述的增加集成电路构装密度的制造方法,其特征在于,其中该第二厚度实质上为1000埃。
12.根据权利要求5所述的增加集成电路构装密度的制造方法,其特征在于,其中该提供步骤包含以该栅极结构为一掩蔽,以在该半导体底材中进行离子植入步骤。
全文摘要
本发明提供一种增加集成电路构装密度的制造方法,其在一半导体底材上提供一栅极结构;在紧邻于栅极结构的侧面形成一氧化薄层;并于氧化薄层上共形沉积一间隙壁材料;于间隙壁材料上再形成一氧化物,此氧化物具有一形状以覆盖间隙壁材料的一L形部分;接着移除氧化物以暴露出间隙壁材料的L形部分。此种具有L形间隙壁的栅极结构有利于空隙充填与避免接触至栅极的短路。
文档编号H01L21/8234GK1591823SQ03150608
公开日2005年3月9日 申请日期2003年8月27日 优先权日2003年8月27日
发明者叶双凤, 金平中 申请人:上海宏力半导体制造有限公司
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1