专利名称：用自对准硅化物工艺形成的mosfet及其制造方法
技术领域：
本发明涉及半导体器件及其制造方法。特别是涉及使用自对准硅化物工艺形成的晶体管(MOSFET)及其制造方法，是一种可在栅电极和源/漏区与它们的引出电极之间的接触部分中应用的技术。
背景技术：
近些年来，作为MOSFET的栅电极的材料，为了抑制耗尽化，人们正在进行导入多晶硅锗(poly-SiGe)的研究。但是，现在，作为接触材料主要使用着的CoSi2，虽然在第1低温RTA(400℃左右)下会形成Co(Si1-yGey)，但是，在第2高温RTA(700℃左右)下却因吐出Ge而形成富锗的岛状的SiGe层和CoSi2。其结果是出现表面电阻的显著上升(例如，参看Z.Wang，D.B.Aldrich，Y.L.Chen，D.E.Sayers and R.J.Nemanich，Thin SolidFilms，Vol.270(1995)555-560)。为此，人们知道在栅电极使用poly-SiGe的情况下，就必须向与CoSi2之间的界面上导入多晶硅顶盖层。
此外，在栅长度为50nm产品代以后的MOSFET中，作为目的为适用自对准硅化物工艺的接触材料人们正在研究NiSi。作为该NiSi的缺点，与迄今为止一直使用着的TiSi2或CoSi2比，可以举出耐热性低的缺点。但是，在poly-SiGe上作为接触材料使用NiSi的情况下，却不会产生在上述CoSi2中表现出来的这样的与poly-SiGe之间的激烈的不匹配。为了进一步提高耐热性，人们提出了(例如参看日本国特许公开公报H11-214680号)‘在引出电极28的下层侧使用Six(GeyC1-y)1-x化合物层28a’这样的方案。
在该日本国特许公开公报中讲述的发明的要旨，是采用减小与栅电极或源/漏扩散层之间的界面不匹配的办法，抑制后热工序后的肖特基势垒变化、与之相伴的接触电阻的变化。
然而，人们知道除上述耐热性之外，还存在着在高温的热工序后Ni硅化物的表面电阻增加的问题。作为其原因，人们认为是高电阻率的NiSi2的形成(相转移)或凝集。
作为其对策，有向Ni/Si和Ni/SiGe界面内导入Co中间层的报告(例如参看J-S.Maa，D.J.Tweet，Y.Ono，L.Stecker and S.T.Hsu，Mat.Res.Soc.Symp.Proc.Vol.670，K6.9.1(2001))。但是，结果却变成为会制造工艺增加等的在集成化方面的课题。
发明内容
本发明的一个方面，提供一种具备MOSFET的半导体器件，上述MOSFET包括在半导体衬底的主表面区域中形成的源/漏区；在上述源/漏区间的沟道区上形成的栅电极膜；在上述栅绝缘膜上形成，含有Ge/(Si+Ge)组成比为x(0＜x＜0.2)的poly(多晶)-Si1-xGex层的栅电极；在上述栅电极上形成，由NiSi1-yGey构成的第1金属硅化物膜；和分别在上述源/漏区上形成，由NiSi构成的第2、第3金属硅化物膜。
本发明的另一个方面，提供一种半导体器件的制造方法，包括在半导体衬底上形成栅绝缘膜；在上述栅绝缘膜上形成含有Ge/(Si+Ge)组成比为x(0＜x＜0.2)的多晶Si1-xGex层的栅电极；在上述半导体衬底的主表面区域上导入杂质形成源/漏区；在上述栅电极上和上述源/漏区上形成NiSi膜，和进行热处理把上述栅电极上的Ni膜置换成NiSi1-yGey膜，而且把上述源/漏区上的Ni膜置换成NiSi膜。
图1是MOSFET的剖面构成图，用来对本发明的实施方案的半导体器件进行说明。
图2的第1工序剖面图，示出了图1的MOSFET的制造工序，用来说明本发明的实施方案的半导体器件的制造方法。
图3是接在图2后边的第2工序剖面图，示出了图1的MOSFET的制造工序，用来说明本发明的实施方案的半导体器件的制造方法。
图4是接在图3后边的第3工序剖面图，示出了图1的MOSFET的制造工序，用来说明本发明的实施方案的半导体器件的制造方法。
图5是接在图4后边的第4工序剖面图，示出了图1的MOSFET的制造工序，用来说明本发明的实施方案的半导体器件的制造方法。
图6是接在图5后边的第5工序剖面图，示出了图1的MOSFET的制造工序，用来说明本发明的实施方案的半导体器件的制造方法。
图7的特性图示出了在p沟型MOSFET的掺硼栅电极上形成的金属硅化物膜的Ge浓度与表面电阻之间的关系。
图8A的模式图用来说明实际的器件中的p型和n型的杂质的重叠注入部分的概念。
图8B的模式图用来说明实际的器件中的因PEP的套刻偏差等产生的非掺杂部分的概念，和图9的特性图示出了具有非掺杂部分的栅电极上的金属硅化物膜中的Ge浓度与表面电阻之间的关系。
具体实施例方式
图1是MOSFET的剖面构成图，用来对本发明的实施方案的半导体器件进行说明。
衬底1，是N型硅衬底或P型硅衬底，在该衬底1的主表面上例如借助于埋入元件隔离法等形成有元件隔离构造2。此外，在被该元件隔离构造2分区的衬底1的有源元件区域中，形成有P型或N型的阱区3。在该阱区3内，使之把沟道区夹在之间那样地形成源/漏区SO、DR。该源/漏区SO、DR，是具有源/漏扩展的构造，用高浓度的杂质扩散区9、9，和在这些扩散区9、9中的沟道区的附近设置的低浓度的杂质扩散区6、6形成。在该源/漏区SO、DR中上述高浓度的杂质扩散区9、9上，用自对准硅化物工艺形成有金属硅化物膜(NiSi)10a。
在上述源/漏区SO、DR间的沟道区上，形成有栅绝缘膜4。该栅绝缘膜4的材料，虽然也可以是氧化硅膜，但是理想的是含有氮化硅膜。在上述栅绝缘膜4上，形成有栅电极5。该栅电极5，成为poly-Si0.88Ge0.12层的一层构造，或在poly-Si层上叠层上poly-Si0.88Ge0.12层的二层构造。该poly-Si0.88Ge0.12层，使其Ge/(Si+Ge)组成比为x(0＜x＜0.2，更为理想的是0.04≤x≤0.16)的poly-Si1-xGex是合适的，在这里，作为其一个例子使用的是poly-Si0.88Ge0.12。
在上述栅电极5上，用自对准硅化物工艺形成金属硅化物(NiSi1-yGey(y和x大体上相等)，例如NiSi0.88Ge0.12)10b。在上述栅电极5的侧壁部分上，设置作为后氧化膜7、7的氧化硅膜和侧壁绝缘膜8、8。上述侧壁绝缘膜8、8，是为了形成上述那样的源/漏区SO、DR，在制造工艺上必须的构造，例如可以用氮化硅膜和氧化硅膜形成。另外，在上述栅电极5的侧壁部分上，也可以设置补偿(offset)衬垫。
在上述MOSFET上，形成含有氮化硅膜11和氧化硅膜12的层间绝缘膜。在与该层间绝缘膜上述源/漏区SO、DR(金属硅化物10a、10a)对应的的位置和与栅电极5(金属硅化物10b)对应的位置上，形成接触孔15-1、15-2、15-3。在这些接触孔15-1、15-2、15-3内，中间存在着TiN或把TiN和Ti叠层起来的势垒金属层13-1、13-2、13-3地埋入形成钨(W)插针14-1、14-2、14-3。
然后，在上述层间绝缘膜上，在已分别与上述W插针14-1、14-2、14-3电连起来的状态下，形成源布线16-1、漏布线16-2和栅布线16-3等的引出电极。
就如在本实施方案中所示的那样，MOSFET的栅电极材料，由于使用x(0＜x＜0.2，更为理想的是0.04≤x≤0.16)的poly-Si1-xGex层，故可以抑制栅电极5上的金属硅化物10b表面电阻上升。因此，可以减小晶体管的寄生电阻，可以使开关速度高速化。
然而，如上所述虽然作为栅电极5，可以使用poly-Si1-xGex的一层构造，或poly-Si1-xGex/poly-Si这样的2层构造(poly-Si与栅绝缘膜之间界面侧)，但是如果这时的poly-Si1-xGex层的膜厚薄，则Ni将穿透Si1-xGex优先地与Si进行反应。在Ni的情况下，归因于反应而消耗的基底Si1-xGex的膜厚，与反应前的Ni膜厚是同等程度的膜厚。此外，当考虑NiSi1-yGey/Si1-xGex界面的表面坡度不平整的宽余度时，膜厚是反应前的Ni膜厚的至少2倍左右是理想的。
另外，根据本发明人等的实验，在Si1-xGex的膜厚薄的时候，出现表面电阻上升，在进行剖面TEM观察时，得知Ni硅化物因穿过Si1-xGex与Si反应而凝集起来。这被认为是比起Ni-Ge的化学键来Ni-Si的化学键这一方在能量上是稳定的，故比起NiSi1-yGey来更易于向NiSi前进的缘故。
倘采用上述那样的构成，在作为接触材料使用NiSi的情况下，因避免了归因于高温的后热工序使得源/漏区或与栅电极之间的界表面电阻上升或表面电阻上升等的耐热性的问题而可以使晶体管的开关速度高速化。
其次，对在上述图1中所示的MOSFET的制造方法进行说明。图2到图6的剖面图按照工序顺序分别示出了上述图1所示的MOSFET的制造方法。
首先，如图2所示，在P型硅衬底或N型硅衬底1上，用例如埋入元件隔离法等，形成深度300nm左右的元件隔离构造2。然后，进行热氧化在有源元件区域上形成10nm左右的氧化硅膜，隔着该氧化膜地向上述衬底1中离子注入杂质，形成阱区3和沟道阻挡层。作为这时的典型的离子注入条件，例如，在要形成P阱区的情况下，注入硼(B)的条件为加速能量为260keV、剂量为2.0×1013cm-2，在n阱区的情况下注入磷(P)的条件为加速能量为500keV、剂量为2.5×1013cm-2。
然后，如图3所示，在有源元件区域上，以1～5nm的厚度形成栅绝缘膜4(Si3Ni4、SiO2+Si3Ni4、或SiOxNiy+Si3Ni4)。接着，在该栅绝缘膜4上，使例如poly-Si0.88Ge0.12(或以poly-Si、poly-Si0.88Ge0.12的顺序)成膜并借助于图形化形成栅电极5。接着，进行后氧化工序在上述衬底1的主表面上，在上述栅电极5上表面和侧壁上分别形成后氧化膜7。其次，根据需要，在上述栅电极5的侧壁上形成了补偿衬垫(未画出来)后，以上述栅电极5为掩模，向衬底1的主表面区域中进行离子注入，形成源/漏扩展区域(低浓度的杂质扩散区域6、6)。用来形成上述扩展区域的典型的离子注入条件，在N型的情况下，注入砷(As)的条件为加速能量为10keV、剂量为5×1014cm-2，在P型的情况下注入BF2的条件为加速能量为7keV、剂量为5×1014cm-2。
其次，如图4所示，在实施了800℃左右的激活化RTA(快速热退火处理)之后，用CVD法、各向异性刻蚀法等的技术，形成含有氮化硅膜和氧化硅膜的侧壁绝缘膜8、8。然后，采用以上述栅电极5和侧壁绝缘膜8、8为掩模，向衬底1的主表面区域中进行离子注入的办法，形成深的结部分(高浓度的杂质扩散区域9、9)，用来形成该深的结部分的典型的离子注入条件，在N型的情况下，注入As的条件为加速能量为50keV、剂量为7×1015cm-2，在P型的情况下，注入B的条件为加速能量为5keV、剂量为4×1015cm-2。然后，采用实施1000℃左右的激活化RTA的办法，进行作为源/漏区SO、DR起作用的杂质扩散层的杂质的激活化。
其次，如果在源/漏区SO、DR上和栅电极5上残存有上述后氧化膜7，则要借助于药液处理进行剥离。然后，用溅射法(或CVD法)在整个面上成膜Ni膜。该Ni膜的膜厚，定为10到15nm左右。如果把Ni膜的膜厚形成得越厚，虽然可以抑制因凝集而产生的表面电阻上升，但是，反过来由于结反向漏流等级会上升，故作成为上述10到15nm左右是理想的。其次，借助于500℃的RTA，分别把源/漏区SO、DR上和栅电极5上的Ni膜，置换成金属硅化物膜(NiSi)10a和金属硅化物膜(NiSi0.88Ge0.12)10b。在RTA温度低到450℃以下的情况下，反应不能充分地进行，在NiSi0.88Ge0.12表面上Ni2Si0.88Ge0.12残存下来。如果在该Ni2Si0.88Ge0.12残存下来的状态下，进行含有HCl和H2O2或O3的药液处理，则会因过剩的Ni与药液反应而产生膜剥离。此外，若对剥离部分进行分析，则因该地方的Ni消失，而可观察到SiO2层。接着，当用选择刻蚀除去未反应的金属(Ni膜)后，就变成为图5所示的那样。
然后，如图6所示，在整个面上作为层间绝缘膜淀积形成氮化硅膜11和氧化硅膜12之后，借助于CMP处理进行表面的平坦化。接着，借助于RIE，形成用来形成源/漏区SO、DR和栅电极5的引出电极的接触孔15-1、15-2、15-3的开口。然后，在CVD成膜之后，采用在N2气氛(或NH3气氛、或FG(含有3％的H2的N2)气氛)中用550℃左右的温度实施60分钟的退火以使之氮化的办法形成至少使一部分变成为TiN的势垒金属层13-1、13-2、13-3。该退火，就变成为金属硅化物10a、10b形成后的最高温度热工序。此外，用CVD法，埋入形成钨(W)插针14-1、14-2、14-3，采用进行CMP的办法，使层间绝缘膜的表面平坦化。
然后，在蒸镀上铝等的金属后，使之图形化形成源布线16-1、漏布线16-2和栅布线16-3等的引出电极，形成图1所示的那样的MOSFET。
在本实施方案中重要的是作为栅电极材料的poly-Si1-xGex的Ge/(Si+Ge)组成比。图7示出了在P沟型MOSFET的掺硼(B)栅电极(poly-Si1-xGex)上形成的金属硅化物(NiSi1-yGey)膜的Ge浓度与栅电极上的金属硅化物的表面电阻之间的关系。换句话说，示出了表面电阻对Ge/(Si+Ge)组成比的依赖性。由图7可知，虽然组成比Ge/(Si+Ge)在0到0.16(0～16％)的范围内，表面电阻几乎不变化，但是，在0.2(20％)以上却会出现表面电阻的急剧地上升。
该倾向，在n沟型MOSFET的掺磷(P)或掺砷(As)的栅电极poly-Si1-xGex上的金属硅化物中，也是同样的。
然而，在实际的器件中，存在着图8A所示的那样的p型和n型杂质的重叠注入部分，或图8B所示的那样的PEP的套刻偏差等产生的非掺杂部分。
图9示出了在具有相当于上述图8B的非掺杂部分的栅电极(poly-Si1-xGex)上的金属硅化物(NiSi1-yGey)膜中的Ge浓度与表面电阻之间的关系。就是说，示出了表面电阻对Ge/(Si+Ge)组成比的依赖性。在该情况下，倾向与图7所示的情况完全不同，在栅电极(poly-Si1-xGex)的Ge/(Si+Ge)组成比与0对应的栅电极(poly-Si)中出现了表面电阻上升。作为物理解析，进行剖面SEM观察和EDX分析，观测到了在含有poly-Si层的栅电极上的NiSi膜中伴随着向NiSi2膜进行的相转移产生了凝集。另一方面，在本实施方案中使用的含有poly-Si0.88Ge0.12层的栅电极上的NiSi0.88Ge0.12膜中，则未观测到相转移。
在这里，图9所示的poly-Si和poly-Si1-xGex的晶粒直径，使用的是大体上相同的晶粒。作为耐热性的倾向，该晶粒直径越大就越易于进行凝集，表面电阻也越上升。此外，在晶粒直径小的情况下，虽然难于进行凝集，但是却易于产生向NiSi2进行的相转移，会出现伴随于此的表面电阻上升。
就如在上述实施方案中所示的那样，采用选择含有Ge/(Si+Ge)组成比为x(0＜x＜0.2，更为理想的是0.04≤x≤0.16)的poly-Si1-xGex层的栅电极材料的办法，就可以抑制含有掺入了上述杂质的poly-Si1-xGex层的栅电极，和由非掺杂的poly-Si1-xGex构成的栅电极这双方的表面电阻上升。
因此，在在金属硅化物形成后已实施了热工序的MOSFET中，就可以抑制栅电极上的金属硅化物的表面电阻上升。得益于该表面电阻上升的抑制，就可以实现伴随于此的因晶体管的寄生电阻的减小得到的开关速度的高速化。而且，由于也可以抑制种种的图形部分处，例如，在因PEP的套刻偏差产生的非掺杂部分处的表面电阻上升，故可以改善制造成品率和可靠性。
另外，在上所说的实施方案中，对栅电极说明了Ni与SiGe的组合。但是，除此之外，还对在源/漏区的Si衬底上外延生长Si或SiGe，形成结深的尝试进行了研究。对于该情况，采用与栅电极上同样使Ge浓度变成为上所说的那样的低浓度的办法，就可以抑制Ni硅化物的凝集和向NiSi2的相转移。
如上所述，倘采用本发明的一个方面，在作为接触材料使用NiSi的情况下，可以得到因避免由高温的后热工序产生的栅电极的表面电阻上升这样的耐热性的问题而可以使晶体管的开关速度高速化的半导体器件。
此外，还可以得到可以提高制造成品率和可靠性的半导体器件的制造方法。
对于那些本专业的技术人员来说还存在着另外一些优点和变形。因此，本发明就其更为广阔的形态来说并不限于上述详述和实施方案所示。此外，就如所附技术方案及其等同物所限定的那样，还可以有许多变形而不偏离总的发明的宗旨。
权利要求
1.一种具备MOSFET的半导体器件，上述MOSFET包括在半导体衬底的主表面区域中形成的源/漏区；在上述源/漏区间的沟道区上形成的栅绝缘膜；在上述栅绝缘膜上形成，含有Ge/(Si+Ge)组成比为x(0＜x＜0.2)的poly-Si1-xGex层的栅电极；在上述栅电极上形成，由NiSi1-yGey构成的第1金属硅化物膜；和分别在上述源/漏区上形成，由NiSi构成的第2、第3金属硅化物膜。
2.根据权利要求1所述的半导体器件，上述Ge/(Si+Ge)组成比，更为理想的是在0.04≤x≤0.16的范围内。
3.根据权利要求1所述的半导体器件，还具备在上述MOSFET上形成的层间绝缘膜；在上述层间绝缘膜上述栅电极上形成的第1接触孔内形成的第1金属插针；存在于上述第1金属插针和上述第1金属硅化物膜间的第1势垒金属层；分别在上述层间绝缘膜上述源/漏区上形成的第2、第3接触孔内形成的第2、第3金属插针；和存在于上述第2、第3金属插针与上述第2金属硅化物膜之间的第2、第3势垒金属层。
4.根据权利要求3所述的半导体器件，其中上述第1到第3金属插针是钨，上述第1到第3势垒金属层包括TiN。
5.根据权利要求1所述的半导体器件，其中上述栅电极中的poly-Si1-xGex层的膜厚，是上述第1金属硅化物膜的膜厚的至少2倍。
6.根据权利要求1所述的半导体器件，还具备在上述半导体衬底中形成的阱区，上述源/漏区在上述阱区中形成，而且，上述源/漏区是具有源/漏区扩展的构造，具有高浓度的第1、第2杂质扩散区，和上述第1、第2杂质扩散区中的沟道形成区的附近设置的低浓度的第3、第4杂质扩散区。
7.一种半导体器件的制造方法，包括在半导体衬底上形成栅绝缘膜；在上述栅绝缘膜上形成含有Ge/(Si+Ge)组成比为x(0＜x＜0.2)的poly-Si1-xGex层的栅电极；向上述半导体衬底的主表面区域中导入杂质形成源/漏区，在上述栅电极上和上述源/漏区上形成Ni膜，进行热处理把上述栅电极上的Ni膜置换成NiSi1-yGey膜，而且把上述源/漏区上的Ni膜置换成NiSi膜。
8.根据权利要求7所述的半导体器件的制造方法，其中上述Ge/(Si+Ge)组成比，更为理想的是在0.04≤x≤0.16的范围内。
9.根据权利要求7所述的半导体器件的制造方法，还具备在上述NiSi1-yGey膜上和上述NiSi膜上形成层间绝缘膜，在与上述层间绝缘膜上述栅电极上和上述源/漏区上对应的位置上，分别形成第1到第3接触孔，在上述第1到第3接触孔内形成第1到第3势垒金属层，和向上述第1到第3接触孔内上述第1到第3势垒金属层上埋入形成第1到第3金属插针。
10.根据权利要求7所述的半导体器件的制造方法，其中在形成上述栅绝缘膜之前，还具备在上述半导体衬底的主表面上形成元件隔离构造，和在被上述元件隔离构造划分成区的有源元件区域上形成阱区。
11.根据权利要求7所述的半导体器件的制造方法，其中，形成上述源/漏区，包括以上述栅电极为掩模，向上述半导体衬底的主表面区域中离子注入杂质，形成低浓度的第1、第2杂质扩散区，在上述栅电极的侧壁部上形成侧壁绝缘膜，以上述栅电极和上述侧壁绝缘膜为掩模，向上述半导体衬底的主表面区域内离子注入杂质，形成高浓度的第3、第4杂质扩散区。
12.根据权利要求9所述的半导体器件的制造方法，其中，形成上述层间绝缘膜，包括向上述半导体衬底的主表面上和上述栅电极上表面和侧壁部分上淀积形成氮化硅膜，和向上述氮化硅膜上，淀积形成氧化硅膜。
13.根据权利要求9所述的半导体器件的制造方法，其中，形成上述第1到第3势垒金属层，包括在上述层间绝缘膜上和上述第1到第3接触孔内形成Ti膜，和通过使上述Ti膜氮化，至少使一部分变成为TiN膜。
14.根据权利要求9所述的半导体器件的制造方法，其中，埋入形成上述第1到第3金属插针，包括在上述层间绝缘膜上和上述第1到第3接触孔内，用CVD法形成钨，和通过进行CMP以进行平坦化，使上述钨残存在上述第1到第3接触孔内，形成第1到第3金属插针。
全文摘要
半导体器件具备MOSFET。该MOSFET，具备源/漏区、栅绝缘膜、栅电极和第1、第2、第3金属硅化物膜。源/漏区在半导体衬底的主表面区域中形成。栅绝缘膜在源/漏区间的沟道区上形成。栅电极，包括在上述栅绝缘膜上形成，Ge/(Si+Ge)组成比x(0＜x＜0.2)的poly－Si
文档编号H01L27/088GK1495911SQ0315672
公开日2004年5月12日 申请日期2003年9月8日 优先权日2002年9月13日
发明者出羽光明, 饭沼俊彦, 须黑恭一, 一, 彦 申请人:株式会社东芝