专利名称：连结垫结构及其制造方法
技术领域：
本发明是有关一种制造半导体组件的方法，且特别是有关于一种连结垫(bond pad)的形成，借以使半导体组件通过连结点(bond site)连接至外部导线(extemal conductive wire)。
背景技术：
公知制作连结垫的方法是在基底上提供一上层导体层。然后，在上层导体层上涂布一内层介电层(interlayer dielectric，简称ILD)。随后，在内层介电层中形成一或数个接触窗结构(contact structure)，以电性连结连结垫与上层导体层。
然而，在连结垫的接线过程中，由于连结垫可能因为打线压力的冲击，而使连结垫破裂或与介电层脱离，进而导致产品与导接不良。
发明内容
因此，本发明的目的在提供一种连结垫结构及其制造方法，以防止连结垫发生应力破断的情形。
本发明的再一目的在提供一种连结垫结构及其制造方法，当连结垫与结合导线相黏结时，将可通过本发明的结构达到连结垫所受应力的衰减(attenuation)。
本发明的另一目的在提供一种连结垫结构及其制造方法，可减少电移(electromigration)发生。
本发明的又一目的在提供一种连结垫结构及其制造方法，以增加各层间的黏性强度(adhesive strength)。
本发明的又一目的在提供一种连结垫结构及其制造方法，以减少分层化(delamination)与拔起情形(lifting)的发生。
本发明的又一目的在提供一种连结垫结构及其制造方法，可缩减结合导线或球的大小，进而增加单一组件上连结垫的密度。
根据上述与其它目的，本发明提出一种连结垫结构，是由沉积于上层导体层上具有数个独立介电质岛的内层介电层、沉积于独立介电质岛上的阻障层、配置于阻障层上与独立介电质岛间的导体材质以及定义成数个连结垫的金属层所组成。其中，独立介电质岛可以是一格栅状结构，且导体材质配置于格栅状结构的沟渠中，以及金属层配置于格栅状结构上。
本发明亦可有其它相关的变型，比如将独立介电质岛作变形，除了上述的格栅状结构之外，还可以是旋涡型等。
本发明又提出一种半导体装置的连结垫结构，且半导体装置具有至少一半导体组件，且其上覆盖有一第一绝缘层，而连结垫是载置于第一绝缘层上，其特征在于连结垫包含层叠于第一绝缘层上的一半导体基层、层叠于半导体基层与第一绝缘层上的一第二绝缘层，且其在半导体基层上方的部分被图案化而界定出一相互连续但间隔分布的多数沟槽段、形成于沟槽段中且整片式完全覆盖槽沟段的一连结垫层以及覆盖第二绝缘层与部分连结垫层的一第三绝缘层。
本发明另外再提出一种连结垫结构的制造方法，沉积一内层介电层于一上层导体层上，然后于内层介电层中定义在上层导体层上方具有数个独立介电质岛的结构，并且沉积一阻障层于独立介电质岛上。之后，形成一导体材质于独立介电质岛之间，再沉积一金属层，并在金属层中定义出数个连结垫。
本发明由于以一阻障层作为黏着层(glue layer)，故可帮助将来的导体层对现存层的附着，而且，阻障层亦可防止电移发生。另外，本发明以沟渠与覆盖内层介电层的阻障层独立介电质岛(protuberance)形成的格栅状轮廓可以增加各层间的黏性强度，并减少因制造程序而发生的分层化与拔起情形发生，这将降低后续结合导线或球从连结垫分开的可能性。这样的结构将可增加单一组件上连结垫的密度。
图1是依照本发明的工艺步骤剖面图；图2是依照图1的平面图，在蚀刻一介电层成为一格栅状图案(grid pattern)的下导体层；图3是依照本发明的图2半导体组件在沉积一阻障层以及进一步加工之后的剖面图；图4是图3所绘示的半导体组件的透视图；图5是依照本发明的图3在沉积一铝制层之后的剖面图；
图6所示为一导线连接至图5的连结垫结构的透视图；以及图7是一半导体晶方连接至数条导线的平面图。
8场氧化层10上层导体层12内层介电层14沟渠15格栅状图案17阻障层19钨层21金属层22凸起表面24凹陷26结合导线28晶方30连结垫具体实施方式
参考范例将详细于本发明的较佳实施例中提出，并且举例于所附图标中。无论是在何处只要是可行的，用于图标与描述中相同或类似的参考标记都是指相同或相似的部分。而且，图标是以简图的形式呈现而非精确的尺寸。有关图标中使用方向性的用辞，如顶部、底部、左、右、上、下、在...之上、在...之下、低于、背部与前面，于此所揭露的参考范例只是为了方便与清晰的目的。这样方向性的用辞不应被理解为是在任何方法中限定本发明的范围。
虽然于此揭露的内容是关于图标的实施例，但是可知这些实施例是由范例的方式呈现而非限定的方法。接下来的详细描述的意义是去包含在本发明的精神与范围内被定义为附属项的所有变化形式、可供选择的办法以及相等物。举例来说，熟悉此技术者在施行本发明时可知，依照本发明制造的连结垫可直接连接导线，或是用于自动带接合(tape-automated bonding)可形成焊锡(solder)或金凸块(gold bump)在结合部位(bond site)。不同的阻障层(barrier)材质、不同的介电质、不同的导体与金属层以及不同的结合体(combination)可因此被用于施行本发明。
已知且了解于此描述的工艺步骤与结构并不包含连结垫结构的全部制造流程。本发明可被施行于传统使用的各种集成电路制造技术，以及甚至只有包含于此的一般制造技术需要提供一本发明的理解。
请详尽参照图1，显示在一中间工艺阶段的半导体组件剖面图。于图标的实施例中，半导体组件已经经过了一些制造步骤，其中之一是在可能包括场氧化层8的数层前形成层上提供一上层导体层10。而场氧化层8可以包括例如是使用任何如热氧化法或化学气相沉积法(chemical vapor deposition，简称CVD)所形成的二氧化硅(SiO2)。
此一组件存在于一基底(未绘示)上，而其典型包括晶圆形式为p型或n型掺杂硅。虽然基底最好是包括硅基底，但是在可选择的实施例中，基底可以包括如氮化镓(GaN)、砷化镓(GaAs)或是其它一般公知技术中认定为适当的半导体材质。然后，在上层导体层10上利用公知方法涂布一内层介电层(interlayer dielectric，简称ILD)12，其中上层导体层的材质可包括多晶硅、铜或铝。而内层介电层12的材质可包括选自于公知技术的标准譬如旋涂式玻璃(spin on glass，简称SOG)、硼磷硅玻璃(borophosphosilicate glass，简称BPSG)或二氧化硅(SiO2)。
然后，在图1的基底上使用旋涂器(spinner)沉积一层光阻。接着，使用步进机(stepper)或罩幕对准器(mask aligner)结合适当的光罩来施行一微影工艺，其中在晶圆的预定曝光的区域是用紫外光(ultravioletlight)照射。随后将晶圆置于一显影剂(developer bath)中，以于光阻中显露一图案，而显硬剂会溶解已被去聚合的(depolymerized)光阻(对正光阻而言)，或是将没有被紫外光聚合的光阻溶解(对负光阻而言)。
随后，利用如反应离子蚀刻(reactive ion etching，简称RIE)的工艺非等向性蚀刻内层介电层12，以使光阻的图案转移至内层介电层12。于本实施例中，蚀刻工艺还是会完全蚀刻掉内层介电层12被光阻暴露出的区域，以及停在上层导体层10。在蚀刻工艺之后，利用标准灰化(ashing)与清洁步骤将光阻去除。图2显示于内层介电层12中被蚀刻形成的格栅状图案(grid pattern)15的俯视图。以图解来说，在内层介电层12中被蚀刻形成的沟渠(channel)14画出一相互连续但间隔分布的多数沟槽段形状，以形成如独立介电质岛结构的格栅状图案15。
于另一实施例中，内层介电层12中被蚀刻形成的图案可以是旋涡型等，并不局限于图2中所绘示的格栅状图案15。
在公知范例中，一般的步骤是提供数个介层窗结构(via structure)以电性连结连结垫与上层导体层10。而结合工艺可能会因为特性的影响而导致热与结构上的应变(strain)的增加，这种特性譬如是内层介电层12与其它层之间的热膨胀系数(coefficient of thermal expansion)的差异，而致使内层介电层12中的应力破断(stress fracture)形成。
而依照本发明形成的格栅状图案15将可缩小内层介电层12的最终存在(net presence)。举例来说，随着在部分内层介电层12之间的阻障层(barrier layer)17与钨层(tungsten)19的内部分散(inter-dispersion)，更能容忍在内层介电层12与钨层19间不同的膨胀与收缩。例如当连结垫与结合导线相黏结时，将可通过本发明的结构达到内层介电层12所受应力的衰减(attenuation)。
如图3所示，在内层介电层12与上层导体层10上沉积阻障层17。而阻障层17可包括钛(Ti)、氮化钛(TiN)、钛/氮化钛(Ti/TiN)、氮化钽(TaN)、氮化钨(WN)、氮化钼(MoN)、氮化硅(SiN)或氮氧化硅(SiON)。于此所使用的钛/氮化钛不是在氮气氛中回火一钛层以转变至少部分钛层成为氮化钛，就是利用个别的程序步骤在一薄钛层上沉积一层薄氮化钛层。
于本实施例中，阻障层17包括通过溅镀或是化学气相沉积去沉积一氮化钛层，以获得在内层介电层12表面与上层导体层10的表面上大致均匀的厚度。氮化钛是一种硬且密集的耐火材质，故可提供相当高的电传导率(electrical conductivity)。依照本发明，阻障层17作为黏着层(glue layer)，以帮助将来的导体层对现存层的附着。阻障层17亦用作为防止钨层19刺穿上层导体层10或内层介电层12，以及减少电移(electromigration)发生。一旦沉积阻障层17，将包括类似沟渠14与无连接矩形内层介电层12的格栅状图案15的结构。
然后，利用如物理气相沉积(physical vapor deposition，简称PVD)或溅镀(sputtering)，抑或是化学气相沉积，用具有适当阶梯覆盖性(stepcoverage)的一导体材质覆盖阻障层17，而导体材质譬如钨层19。最好沉积足够的钨层19以填入格栅状结构的沟渠14至近乎60％～90％的容积(capacity)。目前较佳的情形是只填部分沟渠14，以使最终晶圆的表面是非平面的，且在钨层19与阻障层17之间显露高度上的差异以及界定表面的特征。然而，在另一实施例中钨也可完全填满沟渠14。
在沉积钨层19之后，利用化学机械研磨(CMP)工艺去除内层介电层12上的钨层19，只留下沟渠14中的钨层19。熟悉半导体工艺者应知化学机械研磨是用于氧化物与金属，可去除不平坦材质与研磨晶圆平面的一种有研磨作用的工艺。而化学研浆(chemical slurry)可与圆的磨光(sanding)动作一起产生一平坦的表面并且，于目前是例子中，去除钨层19已决定的部分。
在更改的实施例中的沟渠14是被完全填满钨层19，故省略化学机械研磨工艺，并且使用对钨层19来说比阻障层17有相当高选择比的蚀刻剂，以蚀刻内层介电层12上的钨层19。因此，阻障层17可作为一蚀刻中止层，以帮助蚀刻到填满钨的沟渠14内。根据还有的另一实施例中之沟渠14最初是被完全填满的，然后利用化学机械研磨或是蚀刻去除内层介电层12上的钨层19，借以产生一延伸于内层介电层12与沟渠14上的平坦表面。较佳的最终结构如图4所示，包括一格栅状钨层19分布于内层介电层12块之间内。于本实施例中，内层介电层12包括一相同系列的隔离块突出于填钨沟渠14上以及形成一格栅状物。
于图5中，在晶圆上沉积一金属层21，其材质包括高传导性金属譬如铝、铜、金或上述与其它微量元素的组合的合金。依照本发明，由沟渠14与覆盖内层介电层12的阻障层突起(protuberance)形成的格栅状轮廓可以促进钨层19、阻障层17与金属层21之间增加的黏性强度(adhesive strength)。而且，根据本发明的另一特征，在金属层21的沉积期间至少部分上层格栅状轮廓系转换为金属层21的上表面，借以形成包括凸起表面22与凹陷24的连结垫结构。
各种工艺，特别是结合层到结合导线的结合，可以给予连结垫机械能与热能。本发明的格栅状结构可将除了金属层21与阻障层17间以外，因制造程序而发生的分层化(delamination)与拔起情形(lifting)减到最少。已知连结垫的分层问题是存在于包括铝导线结合(aluminum wire bond)、金凸块结合(gold bump bonding)与金球结合(gold ball bonding)之所有类型的结合技术中。
依照本发明图5中显示，由于下层所存在的地形将使凹陷24存在于金属层21中。而图6是说明相同结构的透视图。凹陷24可被认为是反映金属层21所配置于其上的阻障层17与钨层19的图案所形成的格栅状结构。
金属层21充当一连结垫结构，以连接半导体组件到引线(pin)，然后可贴到一印刷电路板(printed circuit board)。为了定义半导体组件的每一连结垫的范围，施行另一微影工艺。在金属层21上旋涂光阻，并且随后在一步进机或罩幕对准器中曝光至紫外照射(UV radiation)。然后将被去聚合的光阻溶解，在利用如反应离子蚀刻法蚀刻金属层21，以使光阻图案转移至金属层21。接着去除光阻，以及最终结构定义成组件的连结垫。然后可以供应且图案化一层钝化层(passivationlayer)如硼磷硅玻璃(未绘示)的最高层(topmost layer)，只留下欲电性连接的连结点(bond site)开口。
电性连接到晶方(die)的方法有很多种，且均可应用于本发明。在自动带结合(tape automated bonding，简称TAB)封装工艺中，芯片封装(chip package)包括具有数个导体引脚(conductive lead)的引脚架(lead frame)，且其提供金或铅锡凸块。引脚架包含一晶方放置区(diereceiving area)，安置以使在导体引脚端的铅锡或金凸块均对准晶方上的连结垫。在另一种封装形式中，封装包括一含有数个导体引脚的晶方放置区。导体引脚是按几何图形配置，通常是呈现放射形式，以对准晶方上的每一连结垫。然后，使用薄的铝或金结合导线(bond wire)以一对一的方式(one-to-one basis)连接每个连结垫与导体引脚。图7显示一具有数个连结垫30的半导体晶方28平面图。每个连结垫30机械上与电性连接到一导体结合导线26(譬如是铝制或金制的)，且结合导线26在半导体晶方28周围呈放射状地配置，故无任两条导线是互相接触的。
请继续参照图6，连结垫的轮廓表面可提供较公知更佳的结合特性。当导线26或球黏着接触到连结垫时，轮廓表面可提供一较佳的结合表面区域，而导致较强的附着力(cohesion)。这将降低后续结合导线26或球从连结垫分开的可能性。较强的附着力的结果将可缩减结合导线26或球的大小，而不会减弱结合力。这样的建造物将使增加一单一组件上连结垫的密度成为可行。
权利要求
1.一种形成连结垫结构的方法，其特征是，其步骤包括沉积一内层介电层于一上层导体层上；于该内层介电层中定义一在该上层导体层上方具有复数个独立介电质岛的结构；沉积一阻障层于该些独立介电质岛上；形成一导体材质于该些独立介电质岛之间；沉积一金属层；以及在该金属层中定义复数个连结垫。
2.如权利要求1所述的方法，其特征是，该些独立介电质岛为一格栅状结构；该导体材质配置于该格栅状结构的复数个沟渠中；以及该金属层配置于该格栅状结构上。
3.如权利要求2所述的方法，其特征是，该些沟渠被填入至60％～90％的最大容积。
4.如权利要求1所述的方法，其特征是，该上层导体层的材质包括多晶硅。
5.如权利要求1所述的方法，其特征是，该导体材质包括钨。
6.如权利要求1所述的方法，其特征是，该金属层包括铝。
7.如权利要求1所述的方法，其特征是，于该些连结垫的结构上沉积一钝化层；以及于该钝化层上定义开口，以暴露该些连结垫上的连结点。
8.如权利要求7所述的方法，其特征是，该钝化层包括硼磷硅玻璃。
9.一种半导体装置的连结垫结构，该半导体装置具有至少一半导体组件，且其上覆盖有一第一绝缘层，该连结垫载置于该第一绝缘层上，其特征是，该连结垫包含一半导体基层，层叠于该第一绝缘层上；一第二绝缘层，层叠于该半导体基层与该第一绝缘层上，且在该半导体基层上方之部分被图案化而界定出一相互连续但间隔分布之多数沟槽段；一连结垫层，形成于该等沟槽段中，且整片式完全覆盖该等槽沟段；以及一第三绝缘层，用以覆盖该第二绝缘层与部分该连结垫层。
10.如权利要求9所述的半导体装置d连结垫结构，其特征是，该钝化层包括硼磷硅玻璃。
11.如权利要求9所述的半导体装置的连结垫结构，其特征是，该连结垫层还包括一阻障层，共形地形成于该等槽沟段壁面和该第二绝缘层表面上；以及一导体层，叠层于该阻障层上并填满该等沟槽段。
12.如权利要求11所述的半导体装置的连结垫结构，其特征是，该导体层包括一填入该等槽沟段中之钨，以及一覆盖该等槽沟段与该第二绝缘层表面的选自一高传导性金属群族其中之一的金属。
13.如权利要求12所述的半导体装置的连结垫结构，其特征是，该高传导性金属为铝。
全文摘要
一种连结垫结构及其制造方法，是由一沉积于上层导体层上具有数个独立介电质岛的内层介电层、沉积于独立介电质岛上的阻障层、配置于阻障层上与独立介电质岛间的导体材质以及定义成数个连结垫的金属层所组成。其中，独立介电质岛可以是一格栅状结构，且导体材质配置于格栅状结构的沟渠中，以及金属层配置于格栅状结构上。
文档编号H01L23/28GK1499592SQ0315681
公开日2004年5月26日 申请日期2003年9月8日 优先权日2002年11月5日
发明者林明裕, 何濂泽, 丁茂益 申请人:旺宏电子股份有限公司