专利名称：倒装芯片封装基板的制作方法
技术领域：
本实用新型涉及一种倒装芯片封装基板(flip chip package substrate)，且特别是涉及一种可提升底胶填充制作工艺(underfill dispensing process)的优良率及可靠度的倒装芯片封装基板。
背景技术：
芯片倒装焊技术(Flip Chip Bonding Technology)主要是利用面阵列(areaarray)的排列方式，在芯片(die)的有源表面(active surface)上配置多个芯片垫(die pad)，并分别在这些芯片垫上形成凸块(bump)，接着在将芯片翻面(flip)之后，可利用芯片的芯片垫上的凸块来电(electrically)连接及结构(structurally)连接至载体(carrier)的表面上的凸块垫(bump pad)，其中载体例如是基板(substrate)或是印刷电路板(print circuit board，PCB)等。值得注意的是，由于芯片倒装焊技术可应用于高管脚数(High Pin Count)的芯片封装结构，并具有缩小封装面积及缩短讯号传输路径等诸多优点，使得芯片倒装焊技术目前已被广泛地应用在芯片封装领域。
请参考图1，其示出了现有技术中的一种倒装芯片封装结构的剖面示意图。倒装芯片封装结构100主要包括芯片110、倒装芯片封装基板120、多个凸块130及一底胶层(underfill layer)140。芯片110具有一有源表面112、多个芯片垫114及一保护层116，其中有源表面112泛指芯片110的具有有源组件(active component)的一面，且这些芯片垫114分别配置于芯片110的有源表面112之上，而保护层116亦配置于芯片110的有源表面112之上，并暴露出这些芯片垫114，且凸块底金属层(Under Bump Metallurgy layer，UBM layer)118分别配置于这些芯片垫114的表面，用以作为这些芯片垫114与这些凸块130之间的接合媒介。
请同样参考图1，倒装芯片封装基板120具有一基板表面122、已构图的一导电层124及一焊罩层(solder mask layer)126，其中导电层124配置于倒装芯片封装基板120的基板表面122，且导电层124还形成多个凸块垫124a及多条导线(trace)124b，而焊罩层126亦配置于倒装芯片封装基板120的基板表面122，并覆盖这些线路124b，但藉由焊罩层126的多个开口126a来分别暴露出这些凸块垫124a。因此，芯片110将可经由这些凸块130，而电连接及结构连接至倒装芯片封装基板120的这些凸块垫124a。然后，进行一底胶填充制作工艺，利用毛细现象(capillarity)，将底胶材料(underfillmaterial)缓慢地填入(dispense)芯片110、倒装芯片封装基板120及这些凸块130所围成的空间，从而形成一底胶层140，用以缓冲芯片110与倒装芯片封装基板120之间所产生热应力(thermal stress)。
请同样参考图1，当导电层124的凸块垫124a的型态为非焊罩层限定(Non-Solder Mask Defined，NSMD)时，此种类型的凸块垫124a所暴露的表面积并未由焊罩层126的开口126a所限定，使得凸块130的底部能够完全地包覆凸块垫124a的顶面及侧面。然而，当凸块130接合至凸块垫124a之后，焊罩层126的开口126a的侧壁与凸块垫124a之间将形成多个缝隙128。因此，在进行底胶填充制作工艺的期间，将底胶材料填入芯片110、倒装芯片封装基板120及这些凸块130之间所构成的空间时，底胶材料将不易流入这些缝隙128之内，如此将导致底胶层140容易在这些缝隙128的处产生空孔(void)，从而降低底胶填充制作工艺的优良率。此外，非焊罩层定义(NSMD)型态的凸块垫124a需要面积较大的开口126a，如此将会导致这些凸块垫124a的排列密度的降低。另外，受到热膨胀系数差异的影响，焊罩层126与底胶层140之间可能会产生剥离(delamination)的现象，因而降低倒装芯片封装结构100的可靠度。
实用新型内容有鉴于此，本实用新型的目的在于提出一种倒装芯片封装基板，可藉由在倒装芯片封装基板的顶面形成一平整面，使得底胶材料在注入芯片与倒装芯片封装基板之间时，能够让底胶材料的流动更加地平顺，因而提高底胶填充制作工艺的优良率及可靠度。
为达到本实用新型的上述目的，本实用新型提出一种倒装芯片封装基板，其至少包括一迭合层、已构图的一导电层及一介电层，其中已构图的第一导电层配置于迭合层的顶面，并构成多个凸块垫及多个导线，而已构图的介电层亦配置于迭合层的顶面，并覆盖迭合层的由导电层所暴露出的局部表面，但未覆盖导电层的表面，且导电层所形成的多个凸块垫的表面与介电层的表面共同形成一平整面。
因此，本实用新型平坦化倒装芯片封装基板的表面，特别是平坦化倒装芯片封装基板的与作为倒装芯片的芯片接合的局部表面，故当底胶材料注入芯片与倒装芯片封装基板所围成的空间而形成底胶层时，上述的平整面将有助于让底胶材料的流动更为平顺，因而降低底胶层的内部形成空孔的机率，进而提高底胶填充制作工艺的优良率。此外，本实用新型还可在形成介电层于倒装芯片封装基板时，同时将介电材料一并填入迭合层的多个通孔，而形成多个介电柱，如此将可省略现有技术中的填充通孔的步骤，且可省略现有技术中的焊罩层与凸块垫之间的对位要求，因而简化倒装芯片封装基板的制作工艺，进而降低倒装芯片封装基板的制作成本。
为让本实用新型的上述目的、特征、和优点能更明显易懂，下文特举一优选实施例，并配合所附图式，作详细说明如下。
图1示出了现有技术中的一种倒装芯片接合型态的芯片封装于倒装芯片封装基板的剖面示意图。
图2A～2G分别示出了本实用新型的优选实施例的四层导电层倒装芯片封装基板的制作流程的局部剖面图。
图3示出了本实用新型的一种倒装芯片接合型态的芯片封装于倒装芯片封装基板的剖面示意图。
具体实施方式
请参考图2A～2G，其分别示出了本实用新型的优选实施例的四层导电层倒装芯片封装基板的制作流程的局部剖面图。本优选实施例并不限于四层导电层的倒装芯片封装基板，亦可应用于其它多层导电层的倒装芯片封装基板。首先，如图2A所示，提供一迭合介电层212a及二迭合导电层214a、214b，其中迭合导电层214a、214b分别配置于迭合介电层212a的两面，并且达合导电层214a、214b均已构图，用以形成线路。
如图2B所示，接着分别形成迭合介电层212b及迭合介电层212c于迭合介电层212a的两面，并分别覆盖迭合导电层214a、214b。这些迭合介电层212a、212b、212c及迭合导电层214a、214b将共同构成一迭合层210。其中，迭合介电层212a的材质例如是添加玻璃纤维(glass fiber)的树脂(resin)，用以提升迭合介电层212a的本身的结构强度，而另二迭合介电层212b、212c的材质则例如是高分子聚合物(polymer)、聚醯亚胺(polyimide，PI)或液晶聚合物(Liquid Crystal Polymer)等介电材质，而已构图的迭合导电层214a、214b的材质为例如铜、其它金属或合金。
如图2C所示，接着利用机械钻孔(mechanical drilling)或雷射钻孔(laserdrilling)等方式，形成多个通孔216于迭合层210，其中这些通孔216连接迭合层210的第一面210a及第二面210b。
如图2D所示，接着利用例如电镀(plating)等方式，将导电材料形成至迭合层210的第一面210a及第二面210b，用以形成导电层220a、220b，并同时将导电材料形成至这些通孔216的内壁面，用以形成多个通孔导电层220c，其中这些导电层220a、220b可经由这些通孔导电层220c，而彼此电连接。
如图2E所示，接着例如以光刻(photolithography)及蚀刻(etching)的方式，构图导电层220a、220b，其中已构图的导电层220a形成多个凸块垫222a及多条导线224a，而已构图的导电层220b则形成多个接合垫222b及多条导线224b，其中这些接合垫222b用以连接外界的接点，例如导电球、导电针脚或导电块等。
如图2F所示，接着将介电材料填充或覆盖于迭合层210的由导电层220a所暴露出的局部表面，也就是将介电材料填充或覆盖于迭合层210的未受到导电层220a所遮盖的局部表面，而得到已构图的一介电层230a，且介电层230a并未覆盖到导电层220a的较远离迭合层210的表面。值得注意的是，导电层220a及介电层230a分别形成的图案刚好互补，并且导电层220a的这些凸块垫222a的表面与介电层230a的较远离迭合层210的表面形成一平整面202a。
同样如图2F所示，在形成介电层230a的同时，还可将介电材料一并填充于迭合层210的由导电层220b所暴露出的局部表面，而得到已构图的一介电层230b，且介电层230b并未覆盖到导电层220b的较远离迭合层210的表面。同样地，导电层220b及介电层230b所分别形成的图案刚好互补，并且导电层220b的这些凸块垫222b的表面与介电层230b的较远离迭合层210的表面形成一平整面202b。
同样如图2F所示，在形成介电层230a及介电层230b的同时，还可将介电材料一并填入这些通孔导电层220c所围成的多个柱状空间，用以形成多个介电柱230c。值得注意的是，为了预防在介电层230a、介电层230b及介电柱230c的内部产生空孔，特别是在介电柱230c的内部产生空孔，上述的介电材料例如是环氧树脂(epoxy)，或是具有自我消泡能力的树脂等。
同样如图2F所示，在形成介电层230a及介电层230b之后，若局部的介电层230a覆盖至导电层220a的顶面，可利用例如以机械研磨或等离子蚀刻的方式，移除局部的介电层230a，直到完全暴露出导电层220a的这些凸块垫222a的顶面。同样地，若局部的介电层230b覆盖至导电层220b的表面，也可利用例如以机械研磨或等离子蚀刻的方式，移除局部的介电层230b，直到完全暴露出导电层220b的这些接合垫222b的顶面。值得注意的是，在本优选实施例的中，介电层230a、介电层230b及这些介电柱230c可一并形成。
如图2G所示，为了保护在芯片接合区域A以外的局部导电层220a，还可选择性地形成一介电层240a于平整面202a上，且介电层240a具有一开口242，以暴露出芯片接合区域A，而介电层240a用以保护在芯片接合区域A以外的局部导电层220a。此外，还可选择性地形成一介电层240b于平整面202b上，且介电层240b具有多个开口，以分别暴露出导电层220b的这些接合垫222b的局部表面，其中介电层240b可为一焊罩层。最终，利用本优选实施例的倒装芯片封装基板制作工艺可制作出倒装芯片封装基板200。
请参考图3，其示出了本实用新型的优选实施例的一种倒装芯片封装基板，其应用于倒装封装一芯片的剖面示意图。在芯片310经由这些凸块330而连接至倒装芯片封装基板200之后，接着进行一底胶填充制作工艺，将底胶材料缓慢地填入芯片310、倒装芯片封装基板200及这些凸块330所围成的空间，因而形成一底胶层340，用以缓冲芯片310与倒装芯片封装基板200之间所产生热应力。值得注意的是，由于倒装芯片封装基板200的位于芯片接合区域A(如图2G所示)的顶面为一平整面202a，故当底胶材料在注入芯片310与倒装芯片封装基板200之间时，倒装芯片封装基板200的平整面202a能够让底胶材料的流动更加地平顺，因而大幅降低底胶层340的内部产生空孔的机率，进而提高底胶填充制作工艺的优良率。
综上所述，本实用新型的倒装芯片封装基板至少具有下列优点(1)本实用新型的倒装芯片封装基板并非利用焊罩层来限定凸块垫，来占据基板表面的过多面积，而是利用图案与导电层互补的介电层来电隔绝相邻的凸块垫或导线，如此将有助于提高倒装芯片封装基板的布线密度。
(2)本实用新型的倒装芯片封装基板利用介电层取代焊罩层的限定凸块垫的作用，由于介电层的可靠度优于焊罩层，所以本实用新型的倒装芯片封装基板的表面与底胶层之间的接合性较好。
(3)由于本实用新型平坦化倒装芯片封装基板的表面，特别是平坦化倒装芯片封装基板的与作为倒装芯片的芯片接合的局部表面，故当底胶材料注入芯片与倒装芯片封装基板所围成的空间而形成底胶层时，上述的平整面将有助于让底胶材料的流动更为平顺，因而降低底胶层的内部形成空孔的机率，进而提高底胶填充制作工艺的优良率。
(4)本实用新型的倒装芯片封装基板利用介电层来隔绝由导电层所形成的这些凸块垫，在倒装芯片接合的过程中，此介电层将可有效地电隔绝邻近的凸块垫。
(5)本实用新型在形成介电层于倒装芯片封装基板的两面的过程中，可同时将介电材料一并填入迭合层的由多个通孔导电层的内面所围成的多个柱状空间，而形成多个介电柱，如此将可省略现有技术中的填充通孔的步骤，因而简化倒装芯片封装基板的制作工艺，进而降低倒装芯片封装基板的制作成本。
虽然本实用新型已以一优选实施例揭露如上，然其并非用以限定本实用新型，任何本领域内的技术人员，在不脱离本实用新型的精神和范围的情况下，可作各种的改动与改进，因此本实用新型的保护范围应以后附的权利要求所界定的范围为准。
权利要求1.一种倒装芯片封装基板，其特征在于至少包括一迭合层，具有一第一面及对应的一第二面，具有至少一通孔，其贯穿所述迭合层，而连接所述迭合层的所述第一面及所述第二面；已构图的一第一导电层，配置于所述迭合层的所述第一面，且所述第一导电层构成多个凸块垫及多个第一导线；一第一介电层，配置于所述迭合层的所述第一面，并覆盖所述迭合层的由所述第一导电层所暴露出的局部表面，但未覆盖所述第一导电层的表面，且所述第一导电层的表面与所述第一介电层的较远离所述迭合层的表面共同形成一第一平整面；以及已构图的一第二导电层，配置于所述迭合层的所述第二面，且所述第二导电层构成多个接合垫及多个第二导线。
2.如权利要求1所述的倒装芯片封装基板，其特征在于所述迭合层至少包括一迭合介电层。
3.如权利要求1所述的倒装芯片封装基板，其特征在于所述迭合层至少包括一迭合介电层及已构图的一迭合导电层，其中所述些迭合介电层配置介于所述迭合导电层及所述第一导电层之间。
4.如权利要求1所述的倒装芯片封装基板，其特征在于还包括一第一焊罩层，其配置于所述第一介电层及所述第一导电层之上，且所述第一焊罩层还具有一开口，以完全暴露出所述第一凸块垫。
5.如权利要求1所述的倒装芯片封装基板，其特征在于还包括已构图的一第二焊罩层，其覆盖于所述迭合层的所述第二面，且所述第二焊罩层还具有多个开口，以分别暴露出所述接合垫的至少局部表面。
6.如权利要求1所述的倒装芯片封装基板，其特征在于所述迭合层至少包括一迭合介电层。
7.如权利要求1所述的倒装芯片封装基板，其特征在于所述迭合层至少包括一迭合介电层及已构图的一迭合导电层，且所述迭合介电层配置介于所述迭合导电层、所述第一导电层及所述第二导电层所组成族群的任二相邻者之间。
8.如权利要求1所述的倒装芯片封装基板，其特征在于还包括一第二介电层，其配置于所述迭合层的所述第二面，并覆盖所述迭合层的由所述第二导电层所暴露出的局部表面，但未覆盖所述第二导电层的表面，且所述第二导电层的表面与所述第二介电层的表面共同形成一第二平整面。
9.如权利要求1所述的倒装芯片封装基板，其特征在于还包括一通孔导电层，配置于所述通孔的内面，且所述通孔导电层的内面围成一柱状空间；以及至少一介电柱，容纳于所述柱状空间。
10.如权利要求1所述的倒装芯片封装基板，其特征在于所述第一介电层的材质为具有自我消泡能力的树脂。
专利摘要本实用新型公开了一种倒装芯片封装基板，其至少包括一迭合层、已构图的一导电层及一介电层，其中已构图的导电层配置于迭合层的顶面，并构成多个凸块垫及多个导线，而介电层亦配置于迭合层的顶面，并覆盖迭合层的由导电层所暴露出的局部表面，但未覆盖导电层的表面，且导电层的表面与介电层的表面共同形成一平整面。因此，在芯片倒装芯片接合至倒装芯片封装基板之后，并且当底胶材料填入芯片与倒装芯片封装基板之间的空间时，上述的平整面能让底胶材料的流动更为平顺，因而减少空孔发生的机会，进而提高底胶填充制作工艺的优良率及可靠度。
文档编号H01L23/12GK2672857SQ03264920
公开日2005年1月19日 申请日期2003年6月13日 优先权日2003年6月13日
发明者何昆耀, 宫振越 申请人:威盛电子股份有限公司