大面积纳米启动宏电子衬底及其用途的制作方法

专利名称：大面积纳米启动宏电子衬底及其用途的制作方法
技术领域：
本发明涉及一种半导体器件，特别涉及纳米线薄膜在半导体器件中的使用。
背景技术：
在工业上引起人们注意的是研制低成本电子学，尤其是研制低成本、大面积电子器件。这种大面积电子器件的获得可能是从民用到军用的技术领域的种类的改革。这种器件的应用例子包括用于有源矩阵液晶显示器(LCD)和其它类型矩阵显示器的驱动电路、大型图书馆、信用卡、用于昂贵价格的射频识别标签和盘存标签、安全屏幕/监视或公路交通监视系统、大面积传感器阵列等。
在物理尺寸方面，电子学正在朝向两个极端发展。根据Moore’s的定律，微电子的快速小型化已经导致计算功率增加同时使成本降低。同时，在宏电子领域进行了研制，其中电子器件被集成在大面积衬底(例如，具有按照平方米测量的尺寸)上。目前宏电子主要是以玻璃上的非晶硅(a-Si)或多晶硅(p-Si)薄膜晶体管(TFT)为基础，并且在各个领域中发现重要应用，包括平板显示器(FPD)、太阳能电池、图像传感器阵列和数字x-射线成像器。
然而，目前的技术在应用上受到限制。例如，将塑料用做宏电子的衬底日益引起人们的注意，这是塑料具有因为各种有利特征，包括柔性、耐撞击性、低重量、和低成本。然而，在塑料上制造高性能TFT是很困难的，因为工艺步骤必须在塑料的玻璃化温度以下进行。人们已经做了很大努力投入对适合于塑料上TFT的新材料(如有机和有机-无机混合)或新制造策略的研究，但是只取得有限的成果。有机TFT具有在塑料衬底上用于滚动制造工艺的潜能，但是只有大约1cm2/V·s(平方厘米每伏·秒)的有限的载流子迁移率。由材料和/或衬底处理温度(特别是在塑料上)引起的限制导致低器件性能，将器件限制到低频应用。因此，需要甚至适度的计算、控制或通信功能的应用不能由已有的TFT技术来解决。
工业上的半导体纳米线(NW)和单壁碳纳米管可用于制造具有可与最高质量单晶材料的电子性能相比的并且有些情况下超过最高质量单晶材料的电子性能的纳米级场效应晶体管(FET)。特别是，对于p-SiNW需要300cm2/V·s的载流子迁移率，对于n-铟InP NW需要2000-4000cm2/V·s，并且对于单壁碳纳米管需要高达20000cm2/V·s的载流子迁移率。这些纳米FET将Moore’s定律朝向分子级延伸。但是，他们目前难以实现产品尺寸纳米电子学，这是因为器件制造工艺的复杂性和规模的限制。
因而，需要一种更高性能的导电或半导电材料和器件、以及用于制造低成本、高性能电子器件和元件的方法和系统。
此外，需要一种能应用于塑料和需要低处理温度的其它衬底的高性能TFT。
还需要一种比可用做高性能TFT的更高级的制造纳米级半导体器件的制造规模化方法。

发明内容
介绍一种用于具有形成在其上的一个或多个半导体器件的电子衬底的方法、系统和设备。在衬底上形成半导体纳米线的薄膜晶体管。纳米线的薄膜形成为具有足够的纳米线密度，以便实现可操作的电流值。在纳米线的薄膜中限定多个半导体区。在半导体器件区上形成接触，由此提供与多个半导体器件的电连接。
在本发明的第一方案中，形成半导体器件。以薄膜形式在衬底上淀积多个纳米线。第一和第二电接触形成在衬底上。至少一个纳米线将第一电接触耦合到第二电接触上。在本发明的方案中，淀积的纳米线可以是半导电、磁性、铁电、热电、压电、金属化或过渡金属氧化物纳米线。
在本发明的另一方案中，制造用于一个或多个半导体器件中的薄膜。形成p掺杂的第一多个纳米线。形成n掺杂的第二多个纳米线。将第一多个纳米线和第二多个纳米线淀积在衬底上，从而形成纳米线薄膜，它包括n掺杂和p掺杂纳米线。纳米线薄膜呈现n掺杂和p掺杂纳米线的特性。
在本发明的另一方案中，结合纳米线异质结构形成电子器件。形成多个纳米线，使得每个纳米线沿着其长轴具有用第一掺杂剂掺杂的至少一个第一部分和用第二掺杂剂掺杂的至少一个第二部分。每个纳米线在第一和第二部分之间的连续结之间的间隔基本上等于第一距离。在衬底上形成一对电接触。电接触之间的距离大约等于第一距离。将多个纳米线淀积到衬底上。多个纳米线的至少一个纳米线将第一电接触耦合到第二电接触上。
在本发明的另一方案中，结合纳迷异质结构制造发光薄膜。至少一个发光半导体材料。多个纳米线由选择的至少一种发光半导体材料形成。掺杂每个纳米线，使得每个纳米线包括至少一个P-N结。将多个纳米线淀积到衬底上。
在本发明的另一方案中，将纳米线设置在靶表面上。流体掩模的第一表面与靶表面紧密配合，使得形成在流体掩模的第一表面中的至少一个沟道覆盖靶表面的一部分。含有多个纳米线的液体流过至少一个沟道。允许包含在流过至少一个沟道的液体中的纳米线被设置在由至少一个沟道覆盖的靶表面的一部分上。
在本发明的又一方案中，纳米线应用于靶表面。溶液源提供纳米溶液。纳米溶液包括含有多个纳米线的液体。喷嘴耦合到溶液源。喷嘴具有至少一个输出口。喷嘴引导纳米溶液通过输出口并到达靶表面上。纳米溶液的纳米线被引导到靶表面上，从而基本上彼此平行地对准在所述靶表面上，或者彼此随机地取向。
在本发明的再一方案中，设计具有高电子迁移率的导电纳米线。选择半导体材料。确定提供电子的基本量限制的由被选半导体材料形成的纳米线的最大直径。在示例方案中，直径通过如下计算最大直径来确定 其中h＝普朗克常数＝4.14×1015eV-sec；meff＝被选半导体材料的有效质量N＝预定系数kb＝Boltzmann’s常数＝8.62×10-15eV°K；和
T＝工作温度；其中室温，KbT＝.0259eV。
在本发明的另一方案中，构成纳米线从而使用电子作为导电载流子，以便基本上减少或完全消除纳米线中的电子的声子散射。在一个方案中，用n型掺杂材料掺杂纳米线，从而构成为使用电子作为导电载流子。在另一方案中，用p型掺杂材料掺杂纳米线。通过给纳米线薄膜施加足够的偏置电压，使纳米线以反向模式工作，从而电子用做导电载流子。
在本发明的又一方案中，制造具有减少表面散射的纳米线。选择半导体材料。由被选半导体材料形成多个纳米线。用绝缘层涂覆多个纳米线的每个纳米线的圆周表面。
在本发明的再一方案中，制造具有减少表面散射的纳米线。选择半导体材料。用被选半导体材料形成多个纳米线。掺杂多个纳米线的每个纳米线，使得每个纳米线包括芯-壳材料。壳是包围各个芯的每个纳米线的掺杂外层。由此在工作期间使每个纳米线的载流子基本上被限制到芯。
在另一方案中，本发明提供一种使用纳米线、纳米棒、或纳米带的薄膜晶体管并提供用于在各种衬底上制造这种晶体管的制造规模化方法。特别是，通过使用取向半导体纳米线或纳米带薄膜来制造具有平行于线/带轴的薄膜晶体管(TFT)，研制了宏电子学的完全新的概念。这些新TFT具有由平行的多个单晶纳米线(如原木桥)或单晶纳米带形成的导电沟道，该导电沟道对于高载流子迁移率来说与从源极到漏极的所有路径相交。
在本发明的又一方案中，提供一种NW-TFT制造方法，其中在有源半导体材料施加于器件衬底之前，进行高温有源半导体材料合成工艺(例如，用于形成纳米线或纳米带)。之后，将形成的NW-TFT经过溶液组装工艺施加于器件衬底，提供用于向包括塑料衬底的任何衬底类型施加任何半导体材料的一般技术。
根据本发明的方案，可以形成p沟道和n沟道TFT。在示例方案中，这里介绍一种补偿反相器，它是使用纳米线和纳迷带的组合由p沟道和n沟道TFT组装而成的。
根据本发明的其它方案，这里介绍进一步提高性能的系统和方法。例如，本发明的方案允许NW-TFT性能配合或超过体单晶材料的性能。在示例方案中，通过制造新型芯-壳NW结构和完全开发在减小尺寸的量子电子效应，可以提高载流子迁移率，从而超过体单晶材料的载流子迁移率。此外，根据本发明的方案，制造NW-TFT的方案代表用于各种宏电子应用的一般平台。在本发明的方案中，使用由具有各种带隙的光学有源材料制成的NW制造用于多颜色固态发光二极管(LED)显示器的高性能、光学有源薄膜。此外，根据本发明的方案，可以例如使用低成本、低温处理，包括微接触或喷墨打印技术，将NW-TFT从溶液淀积到大面积衬底上。
在本发明的另一方案中，可以使用包括多个纳米线薄膜层的结构形成电子器件。将第一多个纳米线淀积在衬底上，从而形成第一纳米薄膜层。将第二多个纳米线淀积在第一纳米薄膜层上，从而形成第二纳米薄膜层。由此在第一和第二薄膜层的纳米线之间的交叉点上形成如p-n结的结。可以形成接触，从而在结的性能基础上形成电子器件。第一薄膜层的纳米线优选彼此平行对准，并且第二薄膜层的纳米线优选彼此平行对准。然而，在替换方案中，第一和/或第二薄膜层的纳米线随机取向。
在本发明的另一方案中，形成电子器件，其包括混合纳米单晶半导体结构。形成单晶半导体条/薄膜。将多个纳米线淀积在条的顶部。在纳米线和单晶半导体条之间的交叉点上形成结，如p-n结。可以形成接触，从而在这些结的性能基础上制造电子器件。多个纳米线的纳米线优选彼此平行对准，但是也可以随机取向。
在本发明再一方案中，形成包括混合纳米非晶/多晶半导体结构的电子器件。在衬底上淀积非晶或多晶半导体薄膜。将多个纳米线淀积在该薄膜图形上。在纳米线和非晶/多晶半导体薄膜图形之间的相交点上形成结，如p-n结。在这些结的性能的基础上可以形成接触，从而形成电子器件。多个纳米线的纳米线优选彼此平行对准，但是也可以随机取向。
在本发明的再一方案中，可以将以预定比例发射红、绿和蓝光的半导体纳米线混合在溶液中。将该线混合物流过单晶、非晶或多晶半导体条/薄膜。形成接触，从而制造发光电子器件。根据发光纳米线的混合物，可以由发光电子器件发射任何颜色的光，包括白光。
这样，根据本发明的方案，纳米线、纳米棒、纳米带和纳米管薄膜能实现各种新能力。在方案中，这些包括将微电子从单晶衬底向玻璃和塑料衬底的移动；在器件级集成宏电子学、微电子学和纳米电子学；和在一个衬底上集成不同半导体材料。本发明的这些方案对从平板显示器到图象传感器阵列的已有应用的宽范围有冲击，并实现了用于计算存储和通信的通用柔性、耐磨的、可任意使用的电子学的全新范围。
这些和其它目的、优点和特点从下面对本发明的详细说明中更容易被理解。
附图描述这里结合的并形成说明书的一部分的附图表示本发明的，并与文字说明一起进一步用于解释本发明的原理，和使本领域技术人员制造和使用本发明。


图1表示根据本发明举例实施例的纳米线薄膜的一部分的示意图。
图2表示包括根据本发明举例实施例的纳米线薄膜的半导体器件。
图3A-3D表示根据本发明各个举例实施例掺杂的纳米线。
图4A和4B表示根据本发明典型掺杂实施例掺杂的半导体器件的例子。
图5表示提供根据本发明实施例的用于制造多个半导体器件的典型步骤的流程图。
图6A-6F表示根据本发明实施例的用于在其上具有多个半导体器件的衬底的制造的各个阶段。
图7表示根据本发明实施例的提供用于制造包括本发明的纳米线薄膜的电子器件的典型步骤的流程图。
图8A表示根据本发明实施例的、包括n掺杂纳米线和p掺杂纳米线的均匀混合物的纳米线薄膜的举例部分的近视图。
图8B表示包括n掺杂纳米线和p掺杂纳米线的纳米线薄膜的举例部分。
图8C表示包括n掺杂纳米线和p掺杂纳米线的纳米线的薄膜。
图9表示根据本发明实施例的、提供用于制造本发明的纳米线薄膜的举例步骤的流程图。
图10表示根据本发明举例实施例的作为纳米线异质结构的纳米线。
图11A表示根据本发明实施例的、包括多个纳米线的典型两端电子器件。
图11B表示结合了纳米线异质结构的p-n-p晶体管例子。
图12表示根据本发明实施例的、提供用于制造结合了纳米线异质结构的电子器件的举例步骤的流程图。
图13A表示根据本发明实施例的、具有一对电极、第一电接触和第二电接触的分立像素或光源。
图13B表示根据本发明实施例的每个类似于像素或光源的一列分立像素或光源。
图13C表示根据本发明实施例的包括多个光源列的大面积光源。
图14表示根据本发明实施例的、提供用于制造结合发光纳米线异质结构的发光器件的典型步骤的流程图。
图15A和15B表示根据本发明实施例的举例流体掩模的底部和剖面图。
图16表示根据本发明举例实施例的结合流体掩模的纳米线定位系统。
图17A和17B表示根据本发明举例实施例的流过流体掩模的纳米线流的平面图和剖面图。
图18A表示根据本发明实施例的用流体掩模紧密配合的举例半导体晶片。
图18B表示由于本发明的工作而具有设置在其上的纳米线的图18A的晶片的表面的一部分。
图18C表示由于本发明的工作而利用设置在其上的纳米线在晶片上形成的集成电路的阵列。
图19A表示根据本发明实施例的、可以是图18C中所示的晶片的集成电路之一的例子的集成电路。
图19B表示根据本发明实施例的、表示举例的导电迹线的细节的图19A的集成电路的一部分的近视图。
图19C表示通过操作本发明的举例流体掩模而在图19B的集成电路部分上淀积的纳米线。
图19D表示根据本发明实施例的可以是图18C所示的晶片的集成电路之一的例子的集成电路。
图19E表示根据本发明实施例的、表示举例的导电迹线的细节的图19D的集成电路的一部分的近视图。
图19F表示通过操作本发明的举例流体掩模而在图19E的集成电路部分上淀积的纳米线。
图20A表示涉及图19A-C的曲线。
图20B表示涉及图19D-F的曲线。
图21表示根据本发明实施例的提供使用流体掩模在靶表面上设置纳米线的举例步骤的流程图。
图22表示根据本发明实施例的举例的纳米线喷射应用系统的方框图。
图23表示根据本发明实施例的将纳米线流输出到举例的靶表面上的喷嘴的细节图。
图24和25表示由于本发明的工作而具有设置在其上的多个纳米线的靶表面的平面图。
图26表示根据本发明实施例的在与纳米线的电接触中具有形成在其上的多个电接触的靶表面的平面图。
图27表示根据本发明举例的实施例的提供使用喷射技术在靶表面上设置纳米线的举例步骤的流程图。
图28表示提供根据本发明的实施例的用于半导体材料的最大可允许直径和有效质量meff之间的关系的曲线。
图29表示列举了关于各种举例的半导体材料的信息的表格。
图30表示提供根据本发明实施例的用于设计具有高电子迁移率的导电纳米线的举例步骤的流程图。
图31表示列举关于关于举例III-V半导体型材料的信息的表格。
图32和33表示提供用于制造根据本发明举例实施例的具有减少的表面散射的纳米线的举例步骤的流程图。
图34A是非晶或多晶Si TFT的示意图。
图34B是根据本发明实施例的纳米线TFT的示意图。
图34C是根据本发明实施例的纳米带TFT的示意图。
图35A是根据本发明实施例的用于NW-TFT制造的方法的流程图。
图35B是根据本发明实施例的NW薄膜的光学显微照相图。
图35C是根据本发明实施例的具有金电极的NW-TFT的示意图。
图35D是根据本发明实施例的具有从源极到漏极桥接的NW平行阵列的NW-TFT的光学照相图。
图36A是表示根据本发明实施例的在NW-TFT的1V的各个阶段中在不同栅极电压(VGS)下典型漏极电流(IDS)和漏-源偏置电压(VDS)关系的曲线图。
图36B是表示根据本发明实施例的用于NW-TFT的IDS与VGS的关系的曲线。
图36C是表示根据本发明实施例的用于NW-TFT的阈值电压分布的柱状图的曲线图。
图36D是表示根据本发明实施例的当器件对于NW-TFT导通时(Vgs＝10V)对于漏极电流的线性尺度关系的曲线图。
图37A是根据本发明实施例的塑料衬底上的NW-TFT的示意图。
图37B是根据本发明实施例的塑料衬底上的几个NW-TFT的示意图。
图37C是表示根据本发明实施例的在NW-TFT的1V的各个阶段中在不同栅极电压(VGS)下漏极电流(IDS)和漏-源偏置电压(VDS)关系的示意图。
图37D是表示根据本发明实施例的在塑料衬底的轻微挠曲之前和之后的相同NW-TFT的转移特性的示意图。
图38A是根据本发明实施例的具有电解液栅极的塑料衬底上的NW-TFT的示意图。
图38B是根据本发明实施例的对于塑料衬底上的NW-TFT作为各种电解液栅极电压的函数的IDS-VDS关系的曲线图。
图38C是根据本发明实施例的对于具有电解液栅极的塑料衬底上的NW-TFT，VDS为10mV的IDS-VGS关系的曲线图。
图39A是根据本发明实施例的CdS纳米带TFT的示意图。
图39B是根据本发明实施例的对于CdS纳米带TFT作为各个栅极电压的函数的IDS-VDS关系的曲线图。
图39C是根据本发明实施例的对于CdS纳米带TFT、对于1V的VDS的IDS-VGS关系的曲线图。
图40是根据本发明实施例的利用具有增益特性的p沟道NW-TFT和n沟道CdS纳米带TFT制造的补偿反相器的示意图。
图41A表示根据本发明举例实施例的合成硅纳米线的扫描电子显微照相图像。
图41B表示根据本发明举例实施例的单独硅纳米线的晶格分解传输电子显微图像。
图42表示根据本发明举例实施例的用于合成和实现高迁移率纳米线薄膜晶体管的工艺的流程图。
图43表示根据本发明举例实施例的具有单晶芯和介质外涂层的硅纳米线芯-壳结构。
图44A-C表示由非晶硅、多晶硅和对准纳米线薄膜制造的薄膜晶体管(TFT)的示意图。
图45表示根据本发明实施例的用于在大面积上对准纳米线的流体单元的示意图。
图46表示根据本发明举例实施例的使用Langmuir-Blodgett膜在大面积上对准纳米线的示意图。
图47表示根据本发明举例实施例的一个纳米线场效应晶体管的平面图和透视图。
图48A和48B表示根据本发明实施例的局部栅极化纳米线薄膜晶体管的透视图。
下面参照附图介绍本发明。附图中，相同的参考标记表示相同或功能上相似的元件。另外，参考标记的最左边数字表示该参考标记首先出现在其中的附图。
具体实施例方式
引言应该理解到，这里所示和所述的特殊实施方式只是本发明的例子，并不限制本发明的范围。实际上，为了简要起见，这里可以不详细说明常规电子学、制造、半导体器件和纳米线(NW)、纳米棒、纳米管和纳米带技术和系统的其它功能方案(和系统的独立工作元件的元件)。此外，为了清楚的目的，这里作为适于以纳米线和半导体晶体管器件来频繁地介绍本发明。而且，在为了所讨论的特殊实施方式而提供这些纳米线的数量和纳米线的间隔时，这些实施不是限制性的，还可以使用纳米线数量和间隔的宽范围。应该理解的是，尽管频繁地以纳米线为参考，但是这里所述的技术也可适用于纳米棒、纳米管和纳米带。还应该理解的是这里所述的制造技术可用于制造任何半导体器件类型和其它电子元件类型。此外，这些技术应该适于电子系统、光学系统、消费电子装置、工业电子装置、无线系统空间应用或任何其它应用中的应用。
如这里使用的，术语“纳米线”一般指的是包括小于500nm、优选地小于100nm的至少一个横截面尺寸的任何细长导电或半导电材料(或这里所述的其它材料)，并具有大于10、优选大于50、更优选大于100的长宽比(长∶宽)。这种纳米线的例子包括如在No.WO02/17362、WO02/48701和01/03208中所述的半导体纳米线、碳纳米管和类似尺寸的其它细长导电或半导电结构。
如这里使用的，术语“纳米棒”一般指的是类似于纳米线但是具有小于纳米线的长宽比(长∶宽)的任何细长导电或半导电材料(或这里所述的其它材料)。应该注意的是，两个或多个纳米棒可以沿着它们的纵轴耦合在一起，从而被耦合的纳米棒跨越电极之间的所有路径。或者，两个或多个纳米棒可以基本上沿着它们的纵轴基本上对准，但是不耦合在一起，从而在两个或多个纳米棒的端部之间存在小间隙。在这种情况下，电子通过从一个纳米棒跳跃到另一个纳米棒从而横过小间隙而可以从一个纳米棒流到另一个纳米棒。两个或多个纳米棒可以基本上对准，使得它们形成用于电子在电极之间运行的路径。
当这里所述的举例实施方式主要采用CdS和Si时，用于纳米线和纳米带的其它类型材料也可以使用，包括半导电纳米线或纳米带，包括选自如下的半导体材料，例如Si、Ge、Sn、Se、Te、B、C(包括金刚石)、P、B-C、B-P(BP6)、B-Si、Si-C、Si-Ge、Si-Sn、Ge-Sn、SiC、BN/BP/BAs、AlN/AlPAlAs/AlAsSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSb、BN/BP/BAs、AlN/AlPAlAs/AlAsSb、GaN/GaP/GaAs/GaSb、InN/InP/InAs/InSb、ZnO/ZnS/ZnSe/ZnTe/CdS/CdSe/CdTe、HgS/HgSe/HgTe、BeS/BeSe/BeTe/MgS/MgSe、GeS、GeSe、GeTe、SnS、SnSe、SnTe、PbO、PbS、PbSe、PbTe、CuF、CuCl、CuBr、CuI、AgF、AgCl、AgBr、AgI、BeSiN2、CaCN2、ZnGeP2、CdSAs2、ZnSnSb2、CuGeP3、CuSi2P3、(Cu，Ag)(Al，Ga，In，Tl，Fe)(S，Se，Te)2、Si3N4、GeN4、Al2O3、(Al，Ga，In)2(S，Se，Te)3、Al2CO和两种或多种这些半导体的合适的组合。
在某些方面中，半导体可以包括选自以下的掺杂剂选自元素周期表中III族的p型掺杂剂；选自元素周期表中V族的n型掺杂剂；选自B、Al和In的p型掺杂剂；选自P、As和Sb的n型掺杂剂；选自元素周期表中II族的p型掺杂剂；选自Mg、Zn、Cd和Hg的p型掺杂剂；选自元素周期表中IV族的p型掺杂剂；选自C和Si的p型掺杂剂；或选自Si、Ge、Sn、S、Se和Te的n型掺杂剂。
另外，纳米线或纳米带可以包括碳纳米管或由导电或半导电有机聚合物材料(例如，并五苯和过渡金属氧化物)形成的纳米管。
因此，尽管术语“纳米线”在这里整个说明中是用于表示目的的，但是这里的说明也包括纳米管(例如，具有同轴地形成的中空管的纳米线类的结构)。纳米管可以形成为纳米管的组合/薄膜形式，如在这里对于纳米线所述的，可以单独或与纳米线组合，从而提供这里所述的性能和优点。
此外，应该注意的是，本发明的纳米线薄膜可以是“异质”膜，它结合了半导体纳米线和/或纳米管、和/或纳米棒、和/或纳米带、和/或不同组分和/或结构特性的其任何组合。例如，“异质膜”可包括具有变化的直径和长度的纳米线/纳米管、和纳米管和/或是具有改变特性的“异质结构”的纳米管。
在本发明的文中，尽管详细说明的焦点涉及纳米线、纳米棒、纳米管或纳米带薄膜在塑料衬底上使用，这些纳米结构将固定到其上的该衬底可包括其它材料，包括但不限于“均匀衬底，例如固体材料的晶片，如硅、玻璃、石英、聚合物等；固体材料的大刚性板，例如玻璃、石英、塑料，如聚碳酸酯等，或者可以包括附加元件，例如结构上的、组分上的，等。柔性衬底如塑料卷，如聚烯烃、酰胺和其它，也可采用透明衬底或这些特征的组合。例如，衬底可包括作为最终希望的器件的一部分的其它电路或结构元件。这些元件的特殊例子包括电子电路元件，如电接触、其它导线或导电路径，包括纳米线或其它纳米尺寸的导电元件，光学和/或光电元件(例如，激光器、LED等)，和结构元件(例如，微型悬臂、凹陷、柱等)。
通过基本上“对准”或“取向”指的是在大量或一群纳米线中大部分纳米线的纵轴在单个方向上的30度内取向。尽管大部分纳米线被认为是大于50％的纳米线数量，在各个实施例中，60％、75％、80％、90％或其它百分比的纳米线可以认为是如此取向的大部分。在有些优选方案中，大部分纳米线在预定方向的10度内取向。在附加实施例中，大部分纳米线可以在预定方向的其它数量或度数范围内取向，包括随机取向和各向同性取向。
应该理解的是，这里使用的空间表述(例如，“上方”、“下面”、“上”、“下”、“顶部”、“底部”等)只是为了表示目的的，本发明的器件可以按照任何取向或方式进行空间地设置。
用于这里所述的纳米线的材料还具有高迁移率半导体材料的固有机械柔性，允许实际制造柔性高性能电子器件。由于极小的直径和大长宽比(在有些实施例中大于1000)，纳米线具有优异的机械柔性和强度。独立纳米线在破裂之前可以很容易地以r＜10μm的曲率半径进行弯曲。由于这些高密度衬底上的每个独立纳米线在相同方向对准，但是周围线的物理相关性，在本发明的纳米线薄膜中保持了这种柔性，包括致密的、无机和取向纳米线薄膜(DION薄膜)。甚至在不弯曲器件内的独立纳米线的情况下，每个纳米线只为100μm长的事实允许宏观的r＜＜1mm。
纳米线薄膜的实施例本发明旨在提供纳米线在系统和器件中的使用，以便提高系统和器件性能。例如，本发明提供纳米线在半导体器件中的使用。根据本发明，多个纳米线形成为高迁移率薄膜。该纳米线薄膜用在电子器件中，从而增强器件的性能和可制造性。
图1表示根据本发明举例实施例的纳米线薄膜100的近视图。可以使用半导体纳米线薄膜100来代替常规电子器件中的非晶硅或有机薄膜，从而实现改进的器件行为，同时允许笔直向前的和便宜的制造工艺。尽管使用了纳米线薄膜，但是本发明特别适合于在大和柔性衬底上制造高性能、低成本器件。
应该注意的是，如这里所述的纳米线薄膜100可形成在可能表面面积的宽范围内。例如，本发明的纳米线薄膜可以形成为具有大于1mm2、大于1cm2、大于10cm2、大于1m2和甚至更大或更小的面积的功能面积。
如图1所示，纳米线薄膜100包括紧密地设置在一起的多个独立纳米线。纳米线薄膜100可以具有等于或大于单个纳米线的厚度的厚度变化量。在图1的例子中，纳米线薄膜100的纳米线对准，使得它们的长轴基本上彼此平行。注意到在替换实施例中，纳米线薄膜100的纳米线不对准，而是可以彼此随机地或其它方式地在不同方向取向。在替换实施例中，纳米线薄膜100的纳米线可以各向同性地取向，从而在所有方向提供高迁移率。应该注意的是，纳米线薄膜100的纳米线可以相对于电子流方向按照任何方式对准，以便增强特殊应用所需的性能。
图2表示根据本发明第二实施例的包括纳米线薄膜100的半导体器件200，。在图2中，示出了作为晶体管的半导体器件200，它具有形成在衬底208上的源极202、栅极204、漏极206。纳米线薄膜100在一部分栅极204上方、在源极202和漏极206之间耦合。纳米线薄膜100基本上作为用于半导体器件200的晶体管的沟道区来工作，并允许半导体器件200以提高特性工作，如这里进一步说明的。可适用于衬底208的各种衬底类型在这里说明。
应该指出的是，用于表示目的，在图2中作为晶体管示出了半导体器件200。本领域技术人员从这里的教导可以理解到，纳米线薄膜100可以被包含于除了晶体管以外的半导体器件类型中，包括二极管。
在实施例中，纳米线薄膜100的纳米线是跨过源极202和漏极206之间的所有路径的单晶半导体纳米线。因此，电载流子可以通过单晶纳米线进行传输，产生高迁移率，这是用目前非晶和多晶硅技术实际上不可能获得的。
如上所述，纳米线薄膜100的纳米线可以取向或对准。例如，图2所示纳米线薄膜100的纳米线可以平行于源极202和漏极206之间的沟道长度进行对准，或者可以按照其它方式进行对准。
纳米线薄膜100可以形成有足量的纳米线，从而提供用于半导体器件200的预定特性。例如，纳米线薄膜100可以由足量的纳米线来形成，从而实现特殊半导体器件所希望的电流密度或电流值。例如，在图2的晶体管例子中，纳米线薄膜100可以形成为具有大于大约100纳安的沟道中的电流值。
在实施例中，纳米线薄膜100可以形成为具有非对称迁移率。例如，这可以通过非对称地对准纳米线薄膜100的纳米线和/或通过按照特殊方式掺杂纳米线来实现。这种非对称迁移率可能在第一方向比第二方向更多地产生。例如，非对称迁移率可以在第一方向上比在第二方向上大10、100、1000和10000倍的数量级产生，或者具有在这些值之间、大于或小于这些值的任何其它非对称迁移率。
纳米线薄膜100的纳米线可以按照各种方式进行掺杂，一般提高性能。可以在包含在半导体器件200中之前或包含之后掺杂纳米线。此外，可以沿着其长轴的一些部分不同地掺杂纳米线，并且可以不同于纳米线薄膜100中的其它纳米线进行掺杂。提供对于单独纳米线和对于纳米线薄膜的掺杂方案的一些例子如下。然而，本领域技术人员从这里的教导显然可以理解到纳米线和纳米线薄膜可以根据其它方式以及这里所述的方式的任何组合方式进行掺杂。
图3A表示作为均匀掺杂的单晶纳米线的纳米线300。这种单晶纳米线可以按照适当的控制方式被掺杂到p或n型半导体中。掺杂的纳米线如纳米线300呈现改进的电子性能。例如，这种纳米线可以被掺杂成具有与替换的单晶材料可比的载流子迁移率水平。此外，并且不限制到操作的任何特殊理论，由于在纳米线沟道内部横过的电子波的一维性能和减少的散射概率，对于这种纳米线来说可以实现甚至比体单晶材料更高的迁移率。高达1500cm2/V·s的载流子迁移率值已经对于单p行Si(硅)纳米线而示出了，并且对于n型InP纳米线示出了高达4000cm2/V·s的载流子迁移率值。
图3B表示根据芯-壳结构掺杂的纳米线310。如图3B所示，纳米线310具有掺杂表面层302，它可以改变厚度值，只包括纳米线310表面上的分子单层。这种表面掺杂可以将杂质与纳米线的导电沟道分开，并且抑制与杂质相关的散射事件，由此可以大大增加载流子迁移率。例如，当根据芯-壳结构掺杂纳米线时，“弹道”传输是在基本上没有电阻的情况下电载流子经过纳米线传输的地方。纳米线的掺杂的进一步细节将在下面提供。
图3C表示根据芯-壳结构的另一类型的均匀掺杂的并用介质材料层304涂覆的纳米线320。介质材料层304可以选自各种介质材料，如SiO2或Si3N4。介质材料层304的使用可以简化半导体器件200的制造，如这里所述的。介质材料层304可以形成在纳米线320上，如下面进一步说明的。
图3D表示根据图3B所示的芯-壳结构的用掺杂表面层302掺杂的而且也用介质材料层304涂覆的纳米线330，如图3C所示。
图4A和4B表示根据本发明掺杂实施例的半导体器件200的例子。如图4A所示，用掺杂层402涂覆衬底208的顶表面。掺杂层402包括电子施主或电子受主掺杂材料。半导体器件200的性能可以通过引入掺杂层402来控制。电子受主或电子受主材料将负电荷或正电荷引入到纳米线中，以便分别实现n或p型沟道晶体管。由于掺杂剂与实际导电沟道分开，因此在半导体器件200的这种结构中可以实现非常高的迁移率值。
如图4B所示，掺杂层402覆盖基本上在纳米线薄膜100周围局部化的衬底208的区域。在实施例中，施加于半导体器件200的掺杂层402可以被构图成具有根据不同n或p行特性掺杂的两个或更多个区域。例如，在图4B的实施例中，掺杂层402具有用n型特性掺杂的第一部分404以及用p型特性掺杂的第二部分406。在这个实施例中，根据电子和光电器件的种类，包括发光二极管(LED)，可以实现p-n结。
如上所述，掺杂层402可以在半导体器件200的实际制造之前或之后引入到衬底208上。
用这些材料制造的纳米线聚集体是用于高性能电子器件的有用基石。在基本上相同方向取向的纳米线聚集体将具有高迁移率值。此外，纳米线柔性地在溶液中处理，从而可以便宜地制造。纳米线的聚集体可以很容易地从溶液组装到任何类型衬底上，从而实现纳米线薄膜。例如，半导体器件中使用的纳米线薄膜可以形成得包括2、5、10、100和在这些量之间或大于这些量的任何其它数量的纳米线，用于高性能电子设备中。
应该注意的是，当纳米线与聚合物/材料如有机半导体材料组合时，纳米线还可以用于制造高性能复合材料，其中所述有机半导体材料可以柔性地喷涂到任何类型的衬底上。纳米线/聚合物复合物可以提供优于纯聚合物材料的性能。纳米线/聚合物复合物的进一步细节将在下面提供。
如上所述，纳米线薄膜聚集体或薄膜可以对准成基本上彼此平行，或者可以保持不对准或随机状态。非对准聚集体或纳米线薄膜提供与多晶硅材料可比的或优于它的电子性能，而多晶硅材料通常具有在1-10cm2/V·s范围内的迁移率值。
对准的纳米线的聚集体或薄膜提供具有与单晶材料可比的或优于它的性能的材料。此外，包括对准的弹道纳米线(例如，如图3B所示的芯-壳纳米线)的纳米线聚集体或薄膜可以提供优于单晶材料的显著改进的性能。
根据本发明，对准的和非对准以及复合和非复合的纳米线薄膜可以按照各种方式进行制造。对于这些类型的纳米线薄膜的组装和制造的举例实施例将在如下提供。
可以用各种方式获得随机取向的纳米线薄膜。例如，纳米线可以分散到合适的溶液中。然后使用旋涂、滴下-干燥或者浸渍-干燥方法将纳米线淀积到所希望的衬底上。这些处理可以进行多次，以便保证高度覆盖率。随机取向的纳米线薄膜/聚合物复合物可以利用相同方式制造，只要其中分散纳米线的溶液是聚合物溶液即可。
对准的纳米线薄膜可以利用各种方式获得。例如，对准的纳米线薄膜可以通过使用如下技术来制造(a)Langmuir-Blodgett膜对准；(b)流体流动方案，如在2002年10月申请的美国系列号No.10/239000(AttorneyDoket No.01-000540)中所述的，并且这里引证其全部内容供参考；和(c)施加机械剪切力。例如，通过将纳米线放在第一和第二表面之间，然后在相反方向移动第一和第二表面，从而对准纳米线，由此来使用机械剪切力。通过使用这些技术，然后将所希望的聚合物旋涂到产生的纳米线薄膜上，由此可以获得对准的纳米线薄膜。例如，纳米线可以淀积在液体聚合物溶液中，然后根据这些或其它对准工艺之一进行对准，之后将对准的纳米线薄膜固化(例如，UV固化，交联等)。还可以通过机械地伸展随机取向的纳米线薄膜/聚合物复合物来获得对准的纳米线薄膜/聚合物复合物。
结合了纳米线薄膜的电子器件的制造下面将进一步介绍用于制造结合了根据本发明的纳米线薄膜的电子器件和系统的实施例。这里所述的这些实施例只是示意性的而非限制性的。如这部分所述的，本发明的电子器件和系统可以利用其它方式来制造，这是本领域技术人员从这里的教导很容易做到的。
图5表示提供用于制造结合了本发明纳米线薄膜的多个半导体器件的举例步骤的流程图500。图5的步骤不必按照所示次序执行，这是本领域技术人员在这里的教导基础上很容易做到的。其它结构实施例对于本领域技术人员来说在下列讨论基础上也是很明显的。这些步骤将在下面详细说明。
流程图500开始于步骤502。在步骤502中，在衬底上以足够的纳米线密度形成纳米线薄膜，从而实现工作电流值。例如，如上所述，根据本发明，利用各种方式可以在衬底上形成纳米线薄膜。纳米线薄膜形成有足够的纳米线密度，以便实现了工作电流值。足够的工作电流值通常是在应用基础上确定的。例如，电流值可以在纳安范围内，包括2纳安，以及更大和更小的电流值。这里所述的纳米线薄膜可以用各种方式形成，从而获得所需工作电流值。纳米线薄膜可以对准或非对准，并且可以是复合的或非复合的。
例如，为了实现所需工作电流密度，对于衬底上给定面积，在纳米线薄膜中可以包括最小数量的纳米线。因此，每个形成的半导体器件将具有足够数量的纳米线以便在工作电流值承载电流。例如，所需数量的纳米线每单位面积可以为1纳米线、2纳米线和任何其它更大量的纳米线，包括5、10、100或更多。
在步骤504中，在纳米线薄膜中限定多个半导体器件区域。例如，参照图2所示的单个半导体器件200，在步骤502中形成的整个纳米线薄膜被构图，从而对于其中正在形成半导体器件的衬底每个区域，形成局部化纳米线薄膜100。在替换实施例中，纳米线薄膜不必被构图。注意到在特殊衬底上，半导体器件区域可以都限定相同半导体器件类型，或者可以限定两个或更多个不同半导体器件类型。
在步骤506中，在半导体器件区域中形成接触(例如电极)区域，由此提供到多个半导体器件的电连接。半导体器件可以具有为了提供电连接而形成的任何数量的所需接触区。例如，二极管或其它两端器件可以具有形成的阳极和阴极。例如，再次参照图2所示的单个半导体器件200，形成三个接触源极202、栅极2-4和漏极206。其它半导体器件可具有形成的更多或更少数量的接触区。
应该指出的是，在步骤506中可以形成各种接触区类型。接触区可以是欧姆和非欧姆的。例如，非欧姆的肖特基二极管阻挡接触可以用做电极。当难以制造高质量栅极介质时，肖特基二极管阻挡接触通常用于III-V半导体材料。源极202、栅极204、漏极206由导电材料如金属、合金、硅化物多晶硅等形成，包括其组合，如本领域技术人员显而易见的。
在有些实施例中，图5的流程图500可包括掺杂纳米线的步骤。可以在形成为薄膜之前或者在形成为薄膜之后掺杂纳米线。可以在形成在衬底上之后掺杂纳米线薄膜。可以用各种方式掺杂纳米线，包括参照图3A-3D所述的那些方式。例如，纳米线的芯可以被掺杂和/或纳米线的壳层可以被掺杂。此外，独立纳米线和/或纳米线薄膜可以沿着它们的各自长度在不同区域中被不同地掺杂。
此外，在有些实施例中，图5的流程图500可以包括在纳米线上形成介质层的步骤。介质层可以通过氧化纳米线或者通过形成介质层来形成。例如，可以使用其它非氧化高介电常数材料，包括氮化硅、Ta2O5、TiO2、ZrO2、HfO2、Al2O3和其它物质。纳米线的氮化可以利用在纳米线的氧化中采用的类似方式来实现。这些材料可以通过化学汽相淀积(CVD)、溶液相过涂覆、或者简单地通过向衬底上旋涂合适的前体而适用于纳米线。也可以采用其它公知技术。
图5的步骤可用于在衬底上制造单个或多个半导体器件。图6A-6F表示根据本发明实施例的其上具有多个半导体器件的衬底600的各个制造阶段。在下面涉及图6A-6F所示工艺时将提到图5所示的流程图500的步骤。
图6A表示衬底600的透视图。衬底600可以是任何衬底类型，包括硅、玻璃、石英、聚合物、和这里所述或公知的任何其它衬底类型。衬底600可以是大面积或小面积的，并且可以是刚性或柔性的，如柔性塑料或薄膜衬底类型。衬底600可以是不透明或透明的，并且可以由导电、半导电或非导电材料构成。
图6B表示在衬底600上的多个栅极204的构图。栅极204可以例如使用标准光刻、喷墨印刷或微型接触印刷工艺或通过其它工艺来构图。图6B所示的多个栅极204的构图例如可以在图5所示的流程图500的步骤506期间进行。
图6C表示衬底600上的介质层602的淀积。介质层602将多个栅极204电绝缘。在衬底600上淀积介质层602可以使用蒸发、聚合物或氧化介电的溶液浇注和通过其它工艺来进行。注意到，如果将要淀积在衬底600上的纳米线被它们自己的介质层绝缘，则在衬底600上淀积介质层602不是必须的。例如，图3C和3D所示的纳米线320和330具有预先形成在它们的表面上的介质材料层304。还可以设想没有介质层的直接接触器件。
图6D表示在衬底600上淀积纳米线薄膜604。纳米线薄膜604的淀积可以使用这里所述的各种工序来进行，包括旋转浇注、Langmuir-Blodgett对准、机械对准、和流体对准技术。图6D所示的纳米线薄膜604的淀积例如可以图5所示的流程500的步骤502期间进行。
图6E表示将纳米线薄膜604构图成多个纳米线薄膜100。纳米线薄膜604的构图可以使用各种工艺来进行，包括光刻技术。应该注意的是，如图6D和6E所示，纳米线薄膜604的淀积和构图可以使用各种工艺如喷墨印刷或微型接触印刷方法而同时进行。将多个纳米线薄膜604构图成图6E所示的多个纳米线薄膜100例如可以在图5所示的流程500的步骤504期间进行。
图6F表示衬底600上的多个源极202和多个漏极206的构图，从而形成多个半导体器件200。源极和漏极构图可以使用类似于如图6B所示的用于构图多个栅极204的工艺来进行。图6F所示的多个源极和漏极的构图例如可以在图5所示的流程500的步骤506期间进行。
应该注意的是，栅极204、源极202和漏极206构图的顺序可以改变。例如，栅极204、源极202和漏极206可以彼此同时进行构图或不同时进行构图。它们可以都在淀积纳米线薄膜604之前或之后构图。源极202和漏极206可以在淀积纳米线薄膜604之前进行构图，而栅极204可以在这之后进行构图。或者，栅极204可以在淀积纳米线薄膜604之前进行构图，而源极202和漏极206可以在其之后构图。源极202和漏极206中的任何一个也可以在淀积纳米线薄膜604之前构图，而另一个在其之后进行构图。
应该指出，在有些实施例中，一层以上的纳米线薄膜可以施加于给定区域中的衬底。对于更大导电性可以允许多层，并且多层可用于修改各个半导体器件的电特性。多层可以彼此相同或不同。例如，可以在特定半导体器件中使用具有在不同方向对准、不同地掺杂和/或不同地绝缘的纳米线的两层或更多层纳米线薄膜。特定半导体器件的接触区可以耦合到多层纳米线薄膜的任何一层或多层。应该指出，如果需要的话，纳米线薄膜可以形成为单层纳米线、子单层纳米线和大于单层的纳米线。
大面积宏电子学衬底纳米线材料如上所述，电子和光电膜可以使用由半导电材料制造的纳米线而形成在宏电子(即，大面积电子)衬底上。此外，根据本发明实施例，纳米线可以由其它材料构成，并且可以使用这些纳米线利用与由半导体材料构成的纳米线相同的方式形成膜。
在本发明的实施例中，纳米线可以由如磁性材料、铁电材料、热电材料、压电材料、金属/合金、和过渡金属氧化物材料构成。此外，对应的薄膜可以由磁性纳米线、铁电纳米线、热电纳米线、压电纳米线、金属/合金和过渡金属氧化物纳米线构成。因此这些薄膜呈现对应磁性、铁电、热电、金属化或过渡金属氧化物材料的性能，并且能形成在大面积衬底上，其中该衬底可以是柔性的或非柔性的。因此，根据本发明可以形成完全新的材料/器件。
例如，图3A所示的纳米线300可以是由磁性、铁电、热电、压电、金属化或过渡金属氧化物材料构成的纳米线。此外，例如，图1所示的纳米线薄膜100因此可以是磁性纳米线薄膜、铁电纳米线薄膜、热电纳米线薄膜、压电纳米线薄膜、金属化纳米线薄膜或过渡金属氧化物纳米线薄膜或者其任何组合。
这样，如图2中所示的半导体器件200等器件可以使用由这些材料中的一种或多种材料构成的纳米线薄膜来形成。这些器件可以需要或不需要电接触，这取决于纳米线材料的类型，如磁性纳米线。
例如，如这里所述的，半导电纳米线薄膜可用在电子器件中，如图2所示的半导体器件200。半导体器件200是三端晶体管器件，具有源极202、栅极204和漏极206。如图2所示，纳米线薄膜100将源极202耦合到漏极206。栅极204与纳米线薄膜100相邻地形成。在工作期间，当足够电压施加于栅极204时，可以在漏极206和源极202之间传导电流。在替换实施例中，栅极204不必存在，并且器件200作为两端器件工作，如二极管。例如，在这种替换实施例中，源极202和漏极206可以是阴极和阳极。
在实施例中，当纳米线薄膜100由磁性、铁电、热电、压电、金属化或过渡金属氧化物材料之一构成时，在其中结合了该薄膜的电子器件工作期间可以呈现特定纳米线材料的特性。
例如，在实施例中，当电流施加于铁电纳米线薄膜时，在铁电纳米线薄膜中可能产生永久或非永久型的电极化。
在另一个举例实施例中，当电流施加于压电纳米线薄膜时，可能在压电纳米线薄膜中产生应力，这可以作为形状改变、运动和/或压电纳米线薄膜的振动而表现出来。这种纳米线薄膜例如可以具有在声频和其它技术领域中的应用。过渡金属氧化物材料是可用于制造压电纳米线的典型材料。
在另一举例实施例中，当电流施加于热电纳米线薄膜时，热量可以穿过热电纳米线薄膜传递。这种热电纳米线薄膜可以具有很多应用，如在温度控制和加热领域中，特别是，在希望空间局部加热和/或冷却的领域中。
磁性纳米线可以不必为了工作而耦合到电接触上。磁性纳米线薄膜可以形成在表面上，从而给该表面施加磁性性能。该纳米线薄膜的尺寸可以根据特定应用来确定。
金属纳米线在需要有效导体的应用中可以形成为薄膜。此外，电子器件如电感器、变压器和电磁铁等可以由金属纳米线薄膜形成。
图7表示根据本发明实施例的、提供用于制造结合了本发明的纳米线薄膜的电子器件的举例步骤的流程图700。其它结构实施例在下列说明基础上对于本领域技术人员来说是显而易见的。这些步骤将在下面详细说明。
流程700开始于步骤702。在步骤702中，将多个{磁性；铁电；热电；压电；金属化；或过渡金属氧化物}纳米线淀积到衬底上。
例如，该衬底是图2所示的衬底208。此外，多个纳米线可以是上述纳米线薄膜100，其中该薄膜的纳米线由磁性、铁电、热电、压电、金属化或过渡金属氧化物材料构成。该纳米线可以淀积到衬底上，使得纳米线随机地彼此相对对准，或者对准成使它们的纵轴基本上平行。
在步骤704中，在衬底上形成第一和第二电接触。例如，第一和第二电接触可以是源极202和漏极206，如图2所示。在这种实施例中，栅极也可以形成在衬底上。或者，第一和第二电接触可以是阴极和阳极。在其他实施例中，第一和第二电接触可以是其它接触类型的。此外，可以在衬底上形成其它数量的接触/附加接触。
步骤702和704可以按照任一顺序进行。步骤702和704的效果是至少一个纳米线将第一电接触耦合到第二电接触上。接下来的处理步骤可以按照需要进行，如这里所述的那些，包括纳米线的构图、纳米线的掺杂、和使/允许纳米线粘接/固定到衬底上并与电接触接触。
以高迁移率传导电子和空穴的大面积宏电子材料在可以将两种p和n掺杂剂掺杂到一个半导体中时，如硅，在相同材料中存在两种类型载流子导致载流子的复合和灭绝，导致对于任何一种载流子的不良迁移率。这样，一个半导体中的p掺杂剂和n掺杂剂通过常规手段的组合是不希望的。
根据本发明的实施例，p掺杂纳米线和n掺杂纳米线可以分开制造，并且以均匀混合物形式淀积到表面上，如宏电子衬底。在宏观水平上，得到的材料表现为含有高浓度的两种n和p掺杂剂。然而，独立载流子类型彼此物理地分开(即，它们是不同的纳米线)，结果是，它们基本上不相互作用(即，载流子基本上不彼此歼灭)。这样，通过产生这种p和n掺杂纳米线的混合物，作为它们是n和p掺杂的响应，可以制造宏电子器件。例如，包括n和p掺杂纳米线的最终纳米线薄膜可以呈现n和p掺杂纳米线的特性。
例如，这里所述的或公知的二极管、晶体管和其它电子器件可以制造成包括p掺杂纳米线和n掺杂纳米线的组合。例如，图2所示的半导体器件200可包括纳米线薄膜100，该纳米线薄膜100包括p掺杂纳米线和n掺杂纳米线的组合。N掺杂纳米线和p掺杂纳米线可以用各种方式在薄膜中组合。这些方式中的一些方式是如下所述的。
例如，图8A表示包括n掺杂纳米线802和p掺杂纳米线804的均匀混合物的纳米线薄膜800的举例部分的近视图。薄膜800可以用在各种电子器件类型中。应该指出，在图8A的例子中，n掺杂纳米线802和p掺杂纳米线804可以在淀积到衬底上之前形成和混合，或者可以混合到衬底上。而且，图8A中示出了纳米线随机取向，本发明包括部分地和基本上平行取向的纳米线的使用，如上所述。
在另一举例实施例中，图8B表示包括n掺杂纳米线802和p掺杂纳米线804的纳米线薄膜810的举例部分。例如，薄膜810可以形成在衬底上。如图8B所示，薄膜810的第一区域包括多个n掺杂纳米线802，薄膜810的第二区域814包括多个p掺杂纳米线804。在图8B的例子中，第一区域812和第二区域814基本上是非重叠的。这样，如图8B的例子所示，n掺杂纳米线802和p掺杂纳米线804可以利用空间上的或区域上的分离方式、基本上或甚至全部分离地淀积在衬底上。N掺杂纳米线和p掺杂纳米线可以空间上地或区域性地在任何结构中分离，包括在衬底上形成n掺杂纳米线和p掺杂纳米线的分离条、斑点等。
在另一举例实施例中，图8C表示包括n掺杂纳米线802和p掺杂纳米线804的纳米线薄膜820。如图8C所示，薄膜820的第一子层822包括多个n掺杂纳米线802，薄膜820的第二子层824包括多个p掺杂纳米线804。这样，如图8C的例子所示，n掺杂纳米线802和p掺杂纳米线804可以以两个或更多个分离层的形式淀积在衬底上。
在本发明的实施例中，在任何组合中，n掺杂纳米线802和p掺杂纳米线804可以在一层内混合、区域性地分离和/或分成分离层。
图9表示提供根据本发明实施例的用于制造本发明的纳米线薄膜的举例步骤的流程图900。图9的步骤不必按照所示顺序进行，这对于本领域技术人员在这里的教导基础上是显而易见的。在下列讨论基础上，其它结构实施例对于本领域技术人员来说也是显而易见的。这些步骤将在下面详细说明。
流程900开始于步骤902。在步骤902中，形成p掺杂的第一多个纳米线。例如，第一多个纳米线是p掺杂的纳米线804，如图8A-8C所示。P掺杂纳米线可以按照任何方式形成，如这里所述的或公知的。例如，p掺杂纳米线可以作为后来的p掺杂本征纳米线进行生长，或者可以从p掺杂半导体材料进行生长。此外，p掺杂纳米线可以都是由相同半导体材料(例如，都是p掺杂硅)构成，或者可以是由不同半导体材料构成的纳米线(即，有些p掺杂硅纳米线和p掺杂CdS纳米线)。
在步骤904中，形成n掺杂的第二多个纳米线。例如，第二多个纳米线是n掺杂纳米线802，如图8A-8C所示。n掺杂纳米线可以按照任何方式形成，如这里所述的或公知的。例如，n掺杂纳米线可以作为后来的n掺杂本征纳米线进行生长，或者可以从n掺杂半导体材料进行生长。此外，n掺杂纳米线可以都是由相同半导体材料(例如，都是n掺杂硅)构成，或者可以是由不同半导体材料构成的纳米线(即，有些n掺杂硅纳米线和n掺杂CdS纳米线)。
在步骤906中，将第一多个纳米线和第二多个纳米线淀积到衬底上，从而形成包括n掺杂和p掺杂纳米线的纳米线薄膜。例如，在实施例中，第一和第二多个纳米线可以分开或同时淀积。第一和第二多个纳米线可以混合形成单一或多层均匀混合物。或者，第一和第二多个纳米线可以淀积到衬底的两个或更多个分离区域上，和/或淀积到薄膜的两个或更多个分离子层中。
在实施例中，在n掺杂纳米线和p掺杂纳米线处于分离层中时，流程900可以包括如下步骤其中在n掺杂纳米线层和p掺杂纳米线层之间形成另一层材料。例如，中间层可以是绝缘层，如塑料层、玻璃层、空气层或其它绝缘层类型。
这样，半导体器件/材料可以形成为具有p掺杂和n掺杂特性。在实施例中，这种器件/材料可以看作是在大于系数X的长度尺寸上具有n和p特性的，其中X取决于纳米线尺寸、纳米线密度、和/或其它因素。在本发明之前，这种器件/材料不存在。
用纳米线异质结构制造的宏电子器件在本发明的另一实施例中，用纳米线异质结构可以制造电子器件如p-n二极管、晶体管和其它电子器件类型。如这里所述的，纳米线异质结构是通常包括沿着纳米线长度的多个p-n结的纳米线。换言之，纳米线异质结构包括沿着它们的不同长度的交替部分或段。例如，纳米线异质结构可具有不同地掺杂的和/或由不同材料构成的交替部分。
通过形成具有不同部分的纳米线，可以大大简化半导体器件的制造。例如，在不同地掺杂这些部分的实施例中，由于掺杂了纳米线，因此不必使用昂贵的光刻或离子注入工艺掺杂其上将固定纳米线的衬底的区域，如常规那样。此外，与本征纳米线相比，通过使用掺杂的纳米线可以改进与衬底的欧姆接触。另外，与常规纳米线相比，纳米线异质结构不必小心地设置在衬底上，因为它们通常比衬底上的电极之间的距离长。因此，相对于常规纳米线来说，它们中大部分将跨越电极之间的距离，因此与电极进行接触。
在所述部分具有不同材料的实施例中，很多应用都是可行的。例如，纳米线异质结构可以包括第一重p掺杂硅部分、第二重n掺杂GaN部分以及第三重n掺杂硅部分。这将用于简化到GaN LED的电连接。可以在纳米线异质结构中采用掺杂和材料的任何其它组合。
在第一实施例中，生长纳米线异质结构，以便沿着它们的长度具有多个p-n结。(注意下列讨论将适用于沿着纳米线长度的其它不同点，包括不同材料等。为了表示目的，讨论主要集中在不同掺杂部分上。)例如，图10表示根据本发明举例实施例的作为纳米线异质结构的纳米线1000。如图10所示，纳米线1000具有多个n掺杂部分1010a，b和多个p掺杂部分1020a，b。因此，多个p-n结1030a，b，c存在于p掺杂部分1010和n掺杂部分1020的相交部位上。此外，纳米线1000的每个掺杂部分具有长度1002。
在实施例中，纳米线1000的掺杂部分的长度可以是均匀的或是不均匀的。优选地，本发明的纳米线异质结构的掺杂部分具有大约等于最终器件中的电极之间的距离的长度(即，换言之，p-n结是间隔开的)，在最终器件中将使用纳米线异质结构。例如，在实施例中，掺杂部分的长度可以等于电极之间的距离，或者稍微大于电极之间的距离。通过这种方式，当将纳米线异质结构淀积到衬底上时，平均地，每个纳米线异质结构的一个p-n结将位于最终器件的电极之间，并且每个纳米线异质结构将能跨越电极之间的距离。此外，由于每个纳米线中的掺杂部分的数量，每个纳米线异质结构的全长将趋于远远大于电极之间的距离。这些属性将在每个电极对之间产生有效的p-n二极管，产生红电子器件。此外，通过使用纳米线异质结构减少了制造限制，因为纳米线异质结构可以以所需的很小精度淀积到衬底上，并且甚至可以随机淀积。纳米线异质结构的重复结构在统计上允许随机淀积的纳米线异质结构的足够p-n结将位于电接触之间，从而制造可操作的器件。纳米线异质结构的这种制造优点将在下面进一步说明。
使用纳米线异质结构，可以制造宏观异质结构电子器件。例如，图11A表示根据本发明实施例的包括多个纳米线1000的举例两端电子器件1100。如图11A所示，按照非对准方式将纳米线1000a-e淀积在第一电接触1102上和第二电接触1104上。例如，器件1100可以是二极管，第一和第二电接触1102和1104可以是阴极和阳极。如图11A的实施例中所示，第一电接触1102和第二电接触1104之间的距离大致等于长度1002(例如，中心到中心或内边缘之间)，这是纳米线1000a-e的掺杂部分的长度。此外，纳米线1000a-e的全长度大于第一电接触1102和第二电接触1104之间的距离。如图11A所示，纳米线1000c、1000d和1000e不将第一和第二电接触1102和1104耦合在一起。然而，由于它们的位置，纳米线1000a和1000b将第一和第二电接触1102和1104耦合在一起。此外，纳米线1000a和1000b具有位于第一和第二电接触1102和1104之间的各个p-n结。这样，器件1100可作为如图11A那样构成的二极管工作。
应该注意的是，在图11A的例子中，纳米线1000a和1000b的p-n结1030a和1030b分别彼此相反指向。换言之，纳米线1000a的n掺杂部分和纳米线1000b的p掺杂部分与第一电接触1102接触，纳米线1000a的p掺杂部分和纳米线1000b的n掺杂部分与第二电接触1104接触。这样，纳米线1000a和1000b的p-n结1030a和1030b分别在彼此相反的方向上是导电和非导电的。可能例如在将纳米线异质结构随机淀积到衬底上期间发生纳米线1000a和1000b的这种设置。然而，在有些应用中，第一和第二电接触1102和1104将具有一定电压，该电压施加成只允许电流在一个方向流动，只分别让纳米线1000a和1000b的p-n结1030a和1030b之一工作。例如，纳米线1000a和1000b可以是发光纳米线(如在下面进一步说明的)。这样，当足够高的电压相对于第二电接触1104施加于第一电接触1102时，纳米线1000b的p-n结1030b将导电并发光。当从第一电接触1102除去高电压时，纳米线1000a和1000b中任何一个都不发光。这样，在这种应用中，具有在与电流方向相反方向取向的额外纳米线异质结构将不会影响工作。然而，本实施例产生新型发光二极管，即使在反向偏置时它也发光(即，当p-n结1030a正向偏置和p-n结1030b不发光时)。然而，在其它应用中，不希望具有相反指向的纳米线异质结构的p-n结。这样，在这些应用中，希望利用不发生相反指向的p-n结的方式淀积纳米线。
例如，在另一实施例中，纳米线1000可以彼此相对地和相对于预定电极图形进行对准，使得它们的p-n结1000对准。例如，这可以通过化学地构图衬底来实现，从而纳米线1000只粘接或固定到限定部位上。此外，这可以用其它方式来实现。
利用与制造两端器件相似的方式，通过制成纳米线异质结构可以形成更复杂的器件，如p-n-p或n-p-n双极晶体管，其中所述纳米线异质结构具有按照等于源极和漏极之间的距离的周期间隔开的p-n-p重复段。在一个实施例中，对于每个器件具有一个以上接口的器件，希望在纳米线异质结构具有基本上等于电极之间的距离的内置周期的同时，每个周期内的器件的全长相对于全跨度是很小的。这将有助于减少纳米线的数量，这些纳米线只利用在每端的半个p-n-p段、而不是在中部的整个p-n-p段来桥接电极之间的间隙。
例如，图11B表示结合了纳米线异质结构并具有按照等于长度1002的距离(例如，通常该距离是相邻接触/电极的中心与中心距离)隔开的漏极1152、栅极1154、和源极1156的p-n-p晶体管1150。如图11B所示，p-n结存在于漏极1152和栅极1154之间的每个纳米线1000a-c中。在一个实施例中，例如，栅极1154可以与纳米线1000a-c由介质/绝缘层(图11B中未示出)分开。这样，通过在电极1152、1154和1156上电极纳米线异质结构，可以形成p-n-p晶体管1150。
使用纳米线异质结构，实质上可以用任何材料形成任何类型的电子器件。例如，使用由任何材料形成的纳米线异质结构可以制成器件，其中所述材料包括电子学、半导电、光学、光电、压电、热电、铁电和其它材料。
如上所述，可以生长纳米线异质结构。或者，可以使用光刻、离子注入或其它掺杂工艺来制造纳米线异质结构的不同掺杂区，从而形成宏观p-n结。在实施例中，伴随着这些电极的制造，这个工艺可以作为构图工艺的一部分来进行。
注意到，在实施例中，纳米线异质结构可以具有两种以上的不同掺杂剂类型。例如，纳米线1000具有两个重复掺杂剂类型部分n掺杂和p掺杂部分(即，重复n:p掺杂图形)。此外，纳米线异质结构可以是其它数量的重复掺杂剂类型部分，包括p:n:p，n:p:n，p:i:p，n:i:n，p+:p:n，n+:p:p，p+:n:p，n+:p:n和任何其它重复图形。
图12表示根据本发明实施例的提供用于制造结合了纳米线异质结构的电子器件的举例步骤的流程图1200。图12的步骤不必按照所示顺序执行，如本领域技术人员在这里的教导基础上很容易想到的。其它结构实施例对于本领域技术人员来说在下列讨论基础上也是很明显的。这些步骤将在下面详细说明。
流程1200开始于步骤1202。在步骤1202中，形成多个纳米线，使得每个纳米线具有沿着其长轴的用第一掺杂剂掺杂的至少一个第一部分和用第二掺杂剂掺杂的至少一个第二部分，每个纳米线具有基本上等于第一距离的第一和第二部分的连续结之间的间隔。例如，多个纳米线可以与图10的纳米线1000类似地形成。如图10所示，形成具有分别用n和p型掺杂材料掺杂的p掺杂部分1010和n掺杂部分1020的纳米线1000。此外，如图10所示，纳米线1000具有在长度1002的p-n结1030之间的间隔。纳米线异质结构可以形成为任何长度，具有任何数量的交替掺杂部分。
在步骤1204中，在衬底上形成一对电接触，其中电接触之间的距离大致等于第一距离。例如，在实施例中，电接触是第一和第二电接触1102和1104，如图11A所示。如图11A所示，第一和第二电接触1102和1104之间的距离大致等于长度1002。或者，在实施例中，一对电接触是如图11B所示的漏极1152和栅极1154。
在步骤1206中，将多个纳米线淀积到衬底上，其中多个纳米线的至少一个纳米线将第一电接触耦合到第二电接触上。例如，如图11A所示，将多个纳米线1000a-e淀积到衬底上。如图11B所示，将多个纳米线1000a-c淀积到衬底上。可以利用这里所述的或公知的任何方式将多个纳米线淀积到衬底上。然后可以根据任何固定方式将多个纳米线固定到电接触上。
使用纳米线红电子学的发光薄膜在实施例中，可以将由荧光半导体材料、磷光、电致发光、阴极发光或其它发光材料制造的纳米线淀积到玻璃、塑料、或其他衬底类型上，从而允许低成本、大面积发光、发射白光或任何其它颜色的光。例如，用于此目的，半导电纳米线的对准单层可以形成在衬底上。这些纳米线可以由荧光材料制造，如CdSe、GaN、InP或任何其它传统或非传统电致发光半导体材料。
然而，为了形成发光二极管(LED)，必须在每个纳米线中、在每个电极对之间存在p-n结。如果必须使用例如后制造离子注入来宏观地掺杂每个纳米线，则制造起来是很困难的和昂贵的。
这样，根据本发明，可以按照上面对于纳米线异质结构所述的方式将纳米线形成/生长成在它们中具有p-n结。如上所述，每个纳米线可以形成为具有一个或多个p-n结。p-n结优选以与电极间的距离大致相同的距离间隔开，其中它们将在最终显示/照明器件中固定到所述电极上。这样，如上所述，当大量纳米线异质结构淀积到衬底上时，将具有位于电极之间的p-n结分布，但是没有一个p或n掺杂区将跨越电极之间的整个距离。平均地，每个纳米线将跨越电极之间的整个间隙或距离，并将在电极之间具有一个p-n结。这在每个纳米线中产生有效的LED，其中p-n取向对于宏电子LED来说只正确的偏置方向。通过构图阳极和阴极的阵列，或者源极/漏极，这可以在极大面积上、在柔性衬底上进行，如果希望的话。应该注意到，本发明的专门方案是如果如果淀积纳米线，使得端部的位置是随机的，则特定表面上的大致一半的纳米线将具有在合适取向的p-n结，因此在特定方向施加偏置时将产生光，同时另一半将不发光。当在相反方向偏置时，对于纳米线的不同部分，起角色倒置，使得纳米线的第二半部分发光，而第一半部分不发光。这样，这项技术实现了双极LED。通过使用如上所述的部分端部对准，使用本发明也可以制造传统的单极LED。
由纳米线发射的光的颜色或波长至少部分地取决于制造纳米线的材料的类型以及纳米线的直径。在实施例中，通过使用单种纳米线材料和纳米线直径用于在显示/照明器件中使用的纳米线，可以制造单色光源。在另一实施例中，通过使用由不同材料制造的和/或具有不同直径的纳米线的混合物，可以制造多色光源。例如，如果在该混合物中包含红、蓝和绿纳米线，则可以制造白光源。
本发明的发光纳米线薄膜允许更高质量的颜色纯度光发射，和允许优于常规光发射器的改进的颜色指数。在本发明的实施例中，对于发光纳米线薄膜的这些因素远高于薄膜光发射器的OLED基类型，这是因为混合很多纯色的能力。
纳米线中的量子限制效果可以有利地采用，以便作为直径的函数来控制电致发光纳米线的发射波长，同时保持相同材料组分。这可以用于简化与这种混合膜的电连接，因为混合膜中的每个发光元件的组分是相同的。
应该注意的是，发光纳米线异质结构的电极可以设置成任何图形，如对于显示器或照明图形所希望的。例如，图13A表示根据本发明实施例的分立像素或光源1300，它们具有一对电极，即第一电接触1302和第二电接触1304。第一和第二电接触1302和1304可以是LED的阳极和阴极，或者可以是发光晶体管的一对电极。多个发光纳米线1310a-e也存在于光源1300中。与图10的纳米线1000相同地掺杂的并由发光材料制造的发光纳米线1310a-e耦合在第一和第二电接触1302和1304之间。当足够电压相对于第二电接触1304而施加于第一电接触1302时，每个发光纳米线1310a-e的p-n结1320发射光。尽管在图13A中示出了对准的纳米线1310a-e，在替换实施例中，纳米线1310不必对准，例如可以随机分布。
在另一举例实施例中，图13B表示各类似于像素或光源1300的一列分立像素或光源1300a-c。利用相同方式，任何数量的像素或光源1300可以设置成行、列或设置成两维阵列，从而用在例如具有大数量/多个像素的显示器中。应该注意的是，如图13B所示，如果希望的话，光源1300a-c可具有公共第二电接触1304，并且可以分别由第一电接触1302a-c独立地控制。或者，独立的第二电接触也是可行的。
在另一举例实施例中，图13C表示根据本发明实施例的大面积光源1320，其包括多个光源列1350。光源1320包括细长的第一和第二电接触1324和1326，它们设置成照射多列1350a-c(或行)中的p-n结，从而提供大面积上的照明。第一和第二电接触1324和1326可具有任何长度，可以具有任何数量的弯曲和/或轨迹“指状物”，并且可以在任何数量的列和/或行中互锁，以便允许纳米线桥接它们，从而在相对大面积上提供光(和/或其他二极管功能)。
应该注意的是，可以对于最佳电性能选择电极之间的间隔。电极的长度可以任意长，从而使总荧光/照明输出最大和减少所需处理步骤的数量。
在另一实施例中，纳米线1310可以相对于彼此和相对于预定电极进行对准，从而使它们的p-n结1320对准。例如，这可以通过化学地构图衬底来实现，从而使纳米线1310只粘接或固定到限定部位上。这可以制造更有效的发光器件，并在形成的光源器件之间产生较少的统计上的变化。或者，纳米线1310可以随机地淀积或者各向同性地取向。在这样的实施例中，可以产生相对少的有效发光器件(例如，更少的纳米线1310可以耦合到电极上，由此是不可操作的)，并且可以在形成的光源器件之间产生相对多的统计变化。
此外，光源可包括形成在作为纳米线1310的单层(即，一个纳米线厚层)的膜中的纳米线1310、子单层纳米线1310或者多层纳米线1310。
此外，可以制造发光膜而不需要在纳米线内制造p-n结。这可以通过后淀积光刻和注入、或者通过在半导体-电极界面处制造肖特基二极管来实现。
图14表示提供根据本发明实施例的提供用于制造结合发光纳米线异质结构的发光器件的举例步骤的流程图1400。图14的步骤不必按照所示顺序进行，如本领域技术人员在这里的教导基础上很容易理解的。其它结构实施例也是本领域技术人员在下列讨论基础上很容易理解的。这些步骤将在下面详细说明。
流程图1400开始于步骤1402。在步骤1402中，选择至少一个发光半导体材料。例如，半导体材料可包括一种或多种荧光材料、或者其它发光材料，如CdSe或InP，这些材料适合于发光纳米线应用。可以为单色光源选择单种材料，或者可以选择多种材料来制造不同纳米线，从而可以制造多色光源。
应该注意的是，有些材料是在纳米尺寸下发光的，尽管在更大尺寸时该材料不发光。这些材料适合于用在发光纳米线中。例如，有些体半导体材料不是发光的，而是相同材料的纳米级颗粒发光。这包括硅，硅通常是不发光的半导体，但是在一定临界尺寸以下开始发光。这些发光半导体材料类型的任何一种都可适用于本发明。
应该指出的是，流程1400可以任选地包括选择纳米线直径的步骤。
在步骤1404中，由选择的至少一种发光半导体材料形成多个纳米线。例如，多个纳米线是纳米线1310a-e，如图13A所示。注意到，为了特定操作，可以制造任何数量的发光纳米线，包括10s、100s、1000s、数百万的数量和其它数量。在实施例中，注意到步骤1404可包括形成具有被选直径的多个纳米线的一个或多个纳米线的步骤。
在步骤1406中，掺杂每个纳米线，使得每个纳米线包括至少一个p-n结。在实施例中，每个纳米线被掺杂成具有多个交替n和p掺杂部分。例如，利用与图10所示的纳米线1000和图13A所示的纳米线1310a-e所示相同的方式掺杂纳米线。纳米线可以被掺杂成具有任何数量的交替n和p掺杂部分。
应注意的是，在实施例中，步骤1404和1406同时进行，其中在生长纳米线时，在纳米线中形成n和p掺杂区。或者，步骤1404和1406可以分开进行。此外，在实施例中，每个纳米线形成为具有基本上等于第一距离的交替掺杂部分的连续结之间的距离。
在步骤1408，将多个纳米线淀积到衬底上。例如，将多个纳米线淀积到衬底上，如图13A-13C所示。该纳米线可以按照任何方式进行淀积，并且可以淀积到这里所述的或公知的任何衬底类型上。衬底可以是任何尺寸的，包括小或大的，如大面积宏电子衬底。在实施例中，衬底具有形成在其上的第一和第二电接触。在实施例中，多个纳米线的至少一个纳米线将第一电接触耦合到第二电接触上。此外，电接触可以以纳米线中的p-n结之间的距离而间隔开。
应该指出的是，在对于发光半导体器件的替换实施例中，将纳米线淀积到衬底上，它将第一电接触耦合到第二电接触上。第一和第二电接触的至少一个是金属接触。在发光器件工作期间，由于肖特基效应，利用与肖特基二极管工作方式相同的方式，可以使光从纳米线和金属电接触的结发射。在这种实施例中，用在该器件中的纳米线不必是纳米线异质结构，如果希望的话，可以是均匀掺杂/非掺杂的纳米线。
纳米线溶液流体掩模实施例如上所述，很多电子和其它类型器件可以结合纳米线。在这种子部分中，需要一种精确地定位纳米线的技术。
在大尺寸制造环境下，对于以大量制造的器件来说需要一种纳米线设置技术。例如，对于制造的每个器件，纳米线必须设置在器件的表面上以便按需要制成电接触。然而，这些器件必须利用商业/经济实践方式来制造。纳米线必须精确地定位，并以足够的数量/密度放在表面上。在有些情况下，纳米线必须放置成彼此对准。这样，希望按照商业/经济实践方式根据这些制造需求来放置纳米线的技术。
此外，在质量控制环境下，在制造纳米线之后，希望测试一些制造的纳米线。例如，希望测试纳米线是否充分导电，从而测量纳米线的阻抗和/或测量纳米线的其它电/机械属性。这样，希望利用商业实践方式在与测试电极接触的表面上放置纳米线。
根据本发明，溶液中的纳米线在表面上流动。纳米线溶液按照以下方式在该表面上流动溶液的一个或多个纳米线保持或粘接到表面上。然后除去纳米线溶液流，并且一或多个纳米线留在该表面上，从而形成一个或多个电接点和/或其它连接类型。
在一个实施例中，使用流体掩模将纳米线流引导到表面的指示部分上。由此流体掩模允许在表面的指示部分上设置纳米线。在实施例中，使用流体掩模，彼此对准地设置纳米线。在其它实施例中，不利用流体掩模放置纳米线。
在实施例中，本发明允许利用小平行电路的低概率设置纳米线。换言之，本发明允许以所希望的密度淀积纳米线，从而通过一个纳米线形成电连接，如果希望的话。此外，提供器件，这些器件也能实现在湿化学和干环境中的线和接触电阻的快速测量。
这部分介绍了用于在表面上设置纳米线的流体技术例子和流体掩模实施例。对于在电子器件中、在电测试结构中和在任何其他器件或系统中的使用，纳米线可以通过流体掩模定位在半导体晶片、电子衬底或任何其它表面上。提供这里所述的具体实施例这是为了表示的目的，而不起限制作用。关于流体掩模的其它实施例对于本领域技术人员在这里的教导的基础上是很容易实现的。这些替换实施例都处于本发明的范围和精神内。
图15A和15B表示根据本发明实施例的举例流体掩模1500的底部和剖面图。如图15A和15B所示，流体掩模1500包括主体1502。主体1502包括输入端口1510和输出端口1520。主体1502的第一表面1504构成为与靶表面相配合。例如，靶表面可以是晶片的表面、衬底的表面，如宏观电子衬底，或者是任何其它结构的表面。例如，靶表面可以是具有形成在其上的集成电路阵列的半导体晶片的表面。流体掩模1500可适用于半导体晶片表面，从而在任何或所有集成电路上定位纳米线。流体掩模1500的尺寸可以覆盖整个晶片，或者覆盖其任何部分。
如图15A所示，第一表面1504具有形成在其中的多个沟道1506a-1506e。沟道1506可以是基本上彼此平行的，如图15A所示，或者它们可以在一个或多个不同方向上形成，如对于纳米线的淀积所希望的。如图15A所示，第一表面1504也具有形成在其中的第一和第二馈送器沟道1530a和1530b。。第一馈送器沟道1530a是耦合在输入端口1510和沟道1506的第一端之间的输入馈送器沟道。第二馈送器沟道1530b是耦合在沟道1506的第二端和输出端口1520之间的输出馈送器沟道。第一和第二馈送器沟道1530a和1530b任选地存在。此外，当存在时，第一和第二馈送器沟道1530a和1530b可以暴露在第一表面1504(如图15A所示)上或可以在流体掩模1500的内部。在不存在第一和第二馈送器沟道1530a和1530b的一个或两个的实施例中，每个沟道1506可以直接耦合到输入端口1510和/或输出端口1520。或者，每个沟道可以具有输入端口1510和/或输出端口1520。
如图15A和15B所示，输入端口1510通过第一馈送器沟道1530a耦合到沟道1506a-e的第一端，第二端口1520通过第二馈送器沟道1530b耦合到沟道1506a-e的第二端。输入端口1510形成在主体1502中，以便给沟道1506a-e输送纳米线流。输出端口1520形成在主体1502中，以便从沟道1506a-e除去纳米线流。这样，纳米线流被引到主体1502的输入端口1510，并流过第一馈送器沟道1530a。第一馈送器沟道1530a将纳米线流分散给沟道1506a-e。第二馈送器沟道1530b从沟道1506a-e收集纳米线流。纳米线流从第二馈送器沟道1530b流到输出端口1520，在那里从流体掩模1500除去纳米线流。当第一表面1504与靶表面相配合时，每个沟道1506a-e覆盖靶表面的一部分。在第一表面1504中形成沟道1506a-e，从而允许纳米线流的纳米线设置在被沟道1506a-e覆盖的靶表面的一部分上。
沟道1506的长度、宽度和/或深度可以选择以便控制纳米线流，并最佳化/控制在靶表面上的纳米线的放置和取向。这些参数可以对纳米线流的特定长度/宽度最佳化。此外，这些参数可以对于靶表面上的特殊靶导电路径最佳化。例如，流体掩模1500可以具有任何宽度的沟道，包括在几个、几十、几百和几千微米的宽度。例如，对于15μm长的纳米线，沟道宽度可以在1-1000μm范围内，包括100μm、500μm、700μm和其间的其它宽度沟道等。此外，沟道1506可包括被伸入到流体掩模1500内部的导管(即，流体掩模1500中的管子或隧道)分开的多个沟道段。通过这种方式，沟道1506可以将纳米线沿着沟道1506设置在靶表面的离散的、分开的区域上。
流体掩模1500可由各种材料形成，包括金属或金属/合金、塑料、聚合物、玻璃、衬底材料和其他材料的组合。流体掩模1500可以通过模制、加工、刻蚀和/或其它方式形成。流体掩模1500可以按照需要制成为任何尺寸。例如，四英寸直径或正方形流体掩模可以用于与四英寸衬底或晶片面接。
根据本发明的实施例，各种系统可以结合流体掩模1500用于定位纳米线。例如，图16表示根据本发明的举例实施例的结合了流体掩模1500的纳米线定位系统1600。如图16所示，系统1600包括流体掩模1500、靶表面1602、纳米线溶液源1604和纳米线溶液容器1606。此外，如图16所示，纳米线溶液源1604含有纳米线溶液1650。纳米线溶液1650通常是含有多个纳米线的液体溶液。纳米线溶液1650的成分可以选择以便有助于从纳米线流通过流体掩模1500向靶表面1602传输纳米线。
如图16所示，流体掩模1500的第一表面1504与靶表面1602配合。流体掩模1500构成为与靶表面1602配合，以便基本上在其间形成防泄漏密封。这样，当流过时，纳米线溶液1650将基本上被包含在形成在流体掩模1500和靶表面1602之间的外壳中。在实施例中，流体掩模1500的第一表面1504基本上是平坦的或平面的(当存在时，不包括沟道1506和馈送器沟道1530)，以便与平坦或平面靶表面1602相配合，从而形成密封。然而，在替换实施例中，第一表面1504的轮廓可以与靶表面1602相配合。此外，流体掩模1500和靶表面1602可以具有互锁片和槽，从而允许它们彼此适当地配合/对准。流体掩模1500和靶表面1602可以交替地光学和/或机械地配合/对准。密封材料可以用在流体掩模1500和靶表面1605之间，以便帮助保持密封，尽管在所有应用中不需要这种密封材料。
纳米线溶液源1604耦合到流体掩模1500的输入端口1510，纳米线溶液源1604向输入端口1510输送纳米线溶液1650，从而通过流体掩模1500、穿过靶表面1602输送纳米线流。纳米线溶液容器1606耦合到流体掩模1500的输出端口1520，从而从流体掩模1500接收和除去纳米线流，并在实施例中，可以储存接收到的纳米线溶液1650。在实施例中，纳米线溶液源1604可以通过流体掩模1500输送纳米线的加压流。此外，在实施例中，纳米线溶液源1604可以通过流体掩模1500精确地控制纳米线溶液1650的流速。
图17A和17B表示根据本发明举例实施例的流过流体掩模1500的纳米线流1702的平面图和剖面图。流过流体掩模1500的流1702的方向/路径一般用箭头表示。此外，附加箭头1710表示纳米线流1702的一些纳米线离开纳米线溶液1650而定位于靶表面1602上。在实施例中，纳米线按照基本上平行于流1702的方向的取向通过沟道1506而定位在靶表面1602上。
图18A表示与流体掩模1500配合的举例半导体晶片1800的平面图(图18A中只示出了流体掩模1500的沟道位置)。流体掩模1500的沟道1506a-e的相对于晶片1800的位置由虚线表示。每个沟道1506a-e设置成覆盖晶片1800的相应一个部分1802a-e。
图18B表示由于本发明的工作而在具有设置在其上的纳米线的晶片1800的表面上的纳米线区域1810a-e(即，纳米线淀积区)。
图18C表示形成在其上的集成电路1820a-n的阵列的位置的晶片1800例子的进一步细节图。集成电路1820可以是任何集成电路类型和任何尺寸的，包括0.5cm2。如图18C所示，每个集成电路1820a-n的一部分被纳米线区1810a-e之一的一部分覆盖。这样，纳米线由本发明的流体掩模设置在每个集成电路1820a-n的部分上。例如，集成电路可以各包括多个导电迹线。纳米线区1810a-e的纳米线在每个集成电路1820的导电迹线之间形成一个或多个连接。
例如，图19A表示可以是集成电路1820之一的例子的集成电路1900。如图19A所示，集成电路1900的一部分1802被流体掩模的沟道覆盖。图19B表示集成电路1900的一部分1920的近视图，表示导电迹线1902的例子的细节图。图19C表示在通过流体掩模1500的工作在纳米线区1810中淀积纳米线1910之后的一部分1920的示意图。如图19C所示，流体掩模1500工作之后，纳米线1910设置成在导电迹线1902的各个迹线之间形成电连接。例如，如图19C所示，纳米线1910a形成地信号迹线1904的迹线指和迹线指状物1956之间的连接。
应该注意的是，淀积在集成电路或其它表面上的纳米线1910的密度可以用各种方式控制，包括改变通过流体掩模1500的纳米线的流速；选择纳米线溶液1650中的纳米线的密度；控制纳米线溶液1650的成分(例如，选择碱性溶液类型等)；选择施加纳米线流的时间长度等。由此可以控制纳米线1910的密度，从而统计地控制将允许多少纳米线1910在集成电路1900上形成每个连接。此外，电极之间的间隔、电极的厚度、沟道41506的宽度等可用于控制将允许多少纳米线1910形成每个连接。
此外，注意到可以在集成电路1900的图形形成在衬底上之前或之后利用流体掩模1500将纳米线1910淀积到衬底上。例如，如果首先淀积纳米线1910，则然后在衬底上、在纳米线1910上形成集成电路1900的迹线。
图20A表示涉及图19A-C的曲线2000。曲线2000表示根据本发明的涉及形成集成电路1900的电连接的各种概率。曲线2000的Y轴表示概率，曲线2000的X轴表示每长度上的纳米线的数量(l/μm)。曲线2000的例子涉及在纳米线淀积区域中施加于集成电路1900的15μm的长度例子的纳米线，其中所述集成电路1900具有12μm的迹线间隔。线2002表示开路的概率。线2004表示在导电迹线之间形成导电路径的单个纳米线的概率。线2006表示在导电迹线之间形成导电路径的一个以上的纳米线的概率。如图20A中的线2004所示，对于12μm的迹线间隔，以及具有15μm的平均长度的纳米线，对于形成导电迹线之间的导电路径的单一纳米线的最大概率在0.35左右，在施加纳米线溶液的0.3-0.4纳米线/长度的范围内，其中纳米线/长度(1μm)＝纳米线溶液中的纳米线的密度(l/μm2)×电接触宽度(μm)。
图19D表示另一例子的集成电路1950，它可以是集成电路1820的例子。如图19D所示，集成电路1950的一部分1802被流体掩模的沟道覆盖。图19E表示集成电路1950的一部分1960的近视图。图19F表示通过操作流体掩模1500在纳米线区1810中淀积纳米线1910之后的一部分1960的示意图。如图19F所示，流体掩模1500工作之后，设置纳米线1910，从而在集成电路1950的导电迹线1952的各个迹线之间形成电连接。例如，纳米线1910a形成迹线指1954和1956之间的连接。
图20B表示类似于曲线2000的涉及图19D-19F的曲线2050。线2052表示形成导电迹线/电极之间的导电路径的单一纳米线的概率。线2054表示在导电迹线之间形成导电路径的一个纳米线以上的概率。如图20B中的线2052所示，对于4μm的迹线间隔，和具有15μm的平均长度的纳米线，形成导电迹线之间的导电路径的单一纳米线的最大概率在0.06左右，在施加的纳米线溶液的大约0.05纳米线/长度上。通过改变电接触间隔，纳米线长度、和/或其它参数，可以改变图20A和20B中所示的概率，并且对于特殊应用最佳化。
注意到，例如，对于用在最终产品中的，上述集成电路可以是任何类型的集成电路器件。或者，这些集成电路可以用于测试制造的纳米线。例如，纳米线可以使用本发明的流体掩模而设置在集成电路(或其它电路类型上)，从而测试纳米线是否充分导电、测量纳米线的阻抗、和/或测量纳米线的其它电/机械属性。例如可以使用两点和四点测试探针器件测量集成电路上的纳米线。例如，图19D的集成电路1950可用在四测试探针系统中。测试探针可以耦合到集成电路1950的外边缘附近的两个焊盘上，从而测试将对应两个焊盘的迹线耦合在一起的纳米线。测量焊盘之间的电阻或其它参数的一对探针由于纳米线而可以耦合到焊盘上，同时使用另一对探针输送测试电流。利用相同方式，图19A的集成电路可用在两个测试探针系统中，其中图19C中所示的迹线耦合到地或其它参考电位上。或者，集成电路1900和1950可以用做电子器件，其中纳米线在其上流动，从而制造电连接、二极管、晶体管等。
图21表示提供根据本发明举例实施例的使用流体掩模在靶表面上定位纳米线的步骤例子的流程图2100。其它结构和操作实施例对于本领域技术人员来说在下列讨论基础上是很显然的，这些步骤将在下面详细说明。
流程2100开始于步骤2102。在步骤2102中，流体掩模与靶表面相配合。例如，在实施例中，流体掩模是图15A和15B中所示的流体掩模1500。如图16A所示，流体掩模1500的第一表面1504与靶表面1602配合。
在步骤2104中，含有多个纳米线的液体流过流体掩模表面中的至少一个沟道。例如，如图17A和17B所示，含有多个纳米线的液体是纳米线溶液，如纳米溶液1650。如图17A所示，纳米线溶液1650在流1702的方向上流过流体掩模1500。纳米线流1702流过一个或多个沟道，如图15A的流体掩模1500中所示的沟道1506a-e。如图18A所示，沟道1506覆盖靶表面例子的部分1802。
在步骤2106中，允许被包含在流过至少一个沟道的液体中的纳米线设置在被至少一个沟道覆盖的部分靶表面上。例如，如由图17B中的箭头1710所表示的，允许纳米线从流1702设置在靶表面1602上。在实施例中，设置在靶表面1602上的纳米线形成靶表面1602上的导电结构之间的至少一个电连接。在实施例中，纳米线溶液中的纳米线密度可以选择，从而允许足量的纳米线设置在靶表面的被覆盖部分上，以便形成电连接。
在步骤2108中，通过至少一个沟道的液体流是不连续的。通过这种方式，允许纳米线保持设置在靶表面的部分上。例如，如图18B所示，纳米线保持设置在部分靶表面1602上，如纳米线区1810所示的。
在实施例中，流程图2100可包括附加步骤，其中使纳米线固定(或粘接)于靶表面1602上。例如，纳米线溶液可以在靶表面1602上固化，从而将纳米线粘接到靶表面1602上。或者，可以给靶表面1602上的纳米线添加环氧树脂或其它粘合剂材料，使它们固定在其上。
在衬底上喷射纳米线如上所述，希望在衬底上、特别是在大面积衬底上定位纳米线的技术。这种要求的一个原因是将常规光刻技术应用于大面积衬底上是非常困难的或不可能实施的。
根据本发明的实施例，使用喷射技术将纳米线固定到表面上，包括大面积衬底。可以将纳米线喷射到表面上，从而形成电极之间的电连接，或用于其它原因。可以将纳米线喷射到表面上的电接触上，或者可以首先将纳米线喷射到该表面上，然后可以金属化或直接在其上形成电接触。
根据本发明的实施例，使用喷射技术将纳米线流引导到表面的指示部分。例如，使用喷嘴将纳米线溶液喷到表面上，从而将纳米线定位在表面的指示部分上。在实施例中，使用喷射技术，将纳米线彼此对准地定位。在其它实施例中，喷射纳米线溶液不对准纳米线。
这部分介绍用于在表面上放置和定位纳米线的喷射技术和举例的喷嘴实施例。可以通过喷嘴将纳米线定位在用在电子器件中、电测试结构和任何其它器件或系统中的半导体晶片、电子衬底、或任何其它表面上。这里所介绍的特殊实施例是为了表示目的而提供的，而不起限制作用。用于喷嘴/喷射技术的替换实施例对于本领域技术人员来说在这里的教导的基础上是很明显的。这些替换实施例都处于本发明的范围和精神内。
图22表示根据本发明实施例的举例的纳米线喷射施加系统2200的方框图。系统2200包括喷嘴2202、靶表面2204、纳米线溶液源2206和纳米线溶液导管2208。系统2200也可以具有其它结构，这是本领域技术人员很容易理解的。
如图22所示，纳米线溶液源2206含有纳米线溶液2210。纳米线溶液2210通常是含有多个纳米线的液体溶液。纳米线溶液2210的成分可以选择以便使通过溶液导管2208和/或喷嘴2202流到靶表面2204上的纳米线流最佳化。例如，可以选择纳米线溶液2210的粘度，从而增强纳米线流到靶表面2204上。纳米线溶液2210的成分可以根据纳米线溶液2210中的纳米线的尺寸进行选择。靶表面2204可以是晶片的表面，衬底的表面，如宏观电子衬底，或者是这里所述的或公知的任何其它结构的表面。
纳米线溶液源2206通过纳米线溶液导管2208向喷嘴2202提供纳米线溶液2210。纳米线溶液导管2208可以是用于流体或溶液的任何类型的导管，包括管子、管道、和/或阀门。应该注意的是在有些实施例中，在纳米线溶液源2206直接耦合到喷嘴2202的情况下，不需要纳米线溶液导管2208。
喷嘴2202耦合到纳米线溶液源2206上，从而接收纳米线流。喷嘴2202引导和/或控制纳米线流到靶表面2204上。图23表示向举例靶表面2204上输出纳米线流2302的喷嘴2202的细节图。在图23中，靶表面2204是由衬底载体2308支撑的衬底2306。喷嘴2202可以具有任何数量的一个或多个开口，用于向靶表面2204上提供纳米线流。例如，喷嘴2202可以具有一个开口。或者，如图23所示，喷嘴2202可以具有多个开口2304a-e。开口2304可以是设置成一行或一列的开口，可以是设置成两维阵列的开口，或者可以按照任何其它方式设置。此外，开口2304可以具有任何形状，包括圆形、椭圆形、矩形、或其它形状。开口2304可以是任何宽度的，包括处于微米的10’s和100’s的倍数的宽度内。例如，开口2304的尺寸可以用于指示施加于靶表面2204的纳米线溶液2210的液滴的尺寸。
控制加压、气溶胶或喷射源可以用于使纳米线流从喷嘴2202以预定流速喷出。以特定速度从喷嘴喷射纳米线所需的压力可以在施加-施加基础上进行确定。
图24表示由于施加本发明而具有定位于其上的多个纳米线2402的靶表面2204的平面图。纳米线2202是通过喷嘴2203从纳米线流2302淀积的。如图24所示，以单一、基本上均匀的纳米线分布将纳米线2402定位在靶表面2204上。纳米线2402可以通过使用喷嘴2202中的一个开口2304或通过使用喷嘴2202中的多个开口2304而定位在单一分布面积上，其中所述多个开口2304具有在靶表面2204上的相邻的或重叠的覆盖面积。此外，纳米线2402以对准方式(即，彼此平行)定位在靶表面2204上。在实施例中，通过使用喷嘴2202使纳米线2402彼此对准。纳米线2402可以通过[喷嘴2202对准，这取决于喷嘴2202中的开口2304的尺寸、纳米线溶液2210的粘度、纳米线2402的尺寸以及这里所述的其它因素。例如，施加于靶表面2204的纳米线溶液2210的液滴可以具有对准纳米线2202的表面张力。
图25表示由于施加本发明而具有多个纳米线2502的靶表面2204的平面图。纳米线2502是通过喷嘴2202从纳米线流2302淀积的。如图25所示，纳米线2502定位在多个分布区域2504a-d中的靶表面2204上。可以通过使用喷嘴2202中的一个开口或者通过使用喷嘴2202中的多个开口2304将纳米线2502定位在多个分布区域2504a-d中，其中所述一个开口2304被引导/移动从而在多个非重叠区域中淀积纳米线，所述多个开口2304具有在靶表面2204上的非相邻的或非重叠的覆盖区域。此外，纳米线2502按照对准方式(即，彼此平行)定位在靶表面2204中。在实施例中，开口2304可以构成为使纳米线随机地对准(即，非必要的彼此平行)在靶表面2204上。
可以在通过喷嘴2202淀积纳米线2402之前或之后在靶表面2204上形成电接触。图26表示具有形成在其上的与纳米线2402电接触的多个电接触2602a-e的图24的靶表面2204的平面图。纳米线2402在相邻的电接触对2602a-e之间形成电连接。电接触2602可以是任何接触类型。例如，相邻对的电接触2602可以是阳极和阴极。或者，三个相邻的电接触2602可用做晶体管的漏极、栅极、和源极。
可以使用本发明的喷射技术来淀积这里所述的或公知的任何类型的纳米线。可以控制纳米线溶液2210中的纳米线的密度以便产生淀积在靶表面2204的所希望的纳米线密度。此外，一旦已经使用喷射技术将纳米线淀积在靶表面2204上，则可以利用这里所述的或公知的任何方式将纳米线/纳米线溶液固化或设置在靶表面2204上。在已经将纳米线淀积在靶表面2204上之后，可以使用用于限定靶表面2204上的纳米线膜中的特征的任何处理，例如包括光刻和清洗技术。此外，可以制备/处理靶表面2204，以便利用这里所述的或公知的任何方式增强纳米线的粘接性/附着性。
开口2304的尺寸/直径可以构成为增强流到靶表面2204上的纳米线流，如按照对准方式淀积纳米线。在实施例中，一个或多个开口2304的宽度可以大于或等于将要喷射淀积的纳米线的长度。或者，一个或多个开口的宽度可以小于纳米线的长度。在实施例中，开口2304的宽度可以在1μm到1000μm的范围内，尽管也可以使用这个范围以外的宽度，这取决于特殊应用。此外，开口2304可以具有任何形状，包括圆形、椭圆形、矩形或其它形状。
图27表示根据本发明举例实施例的提供用于在靶表面上定位纳米线的举例步骤的流程图2700。其它结构和操作实施例对于本领域技术人员来说在下列讨论基础上是很容易理解的。这些步骤将在下面详细说明。
流程图2700开始于步骤2702。在步骤2702中，提供纳米线溶液。例如，纳米线溶液是纳米线溶液2210，如图22所示。如上所述，在实施例中，纳米线溶液2210是含有多个纳米线的液体溶液。
在步骤2704中，经过喷嘴的至少一个输出口将纳米线溶液引导到靶表面上。例如，图23表示通过喷嘴2202的开口2304a-e被引导到靶表面2204上的纳米线流2302，其包括纳米线溶液2210。
在步骤2706中，使纳米线附着于靶表面上。例如，步骤2706可以包括其中纳米线溶液2210包括可固化材料并且在靶表面204上固化的步骤。在实施例中，电荷可以施加于靶表面2204，产生静电吸引，帮助使纳米线从纳米溶液2210粘接到靶表面2204上，并在步骤2704中的纳米线溶液施加期间保持在原位。带电聚合物、化学物质、颜料、或试剂也可以施加于该表面上。例如，可以将材料施加于衬底上，从而产生带正电的衬底。带正电的衬底吸引带负电的纳米线，如用氧化物(例如，SiO2)涂覆的硅纳米线。如氨丙基三乙氧基甲硅烷(APTES)、带正电荷氨基的多赖氨酸、含有硅烷的胺或含有聚合物的胺可以施加于表面上，从而产生这种效果，如施加于含有硅或其它材料的衬底上。
在实施例中，步骤2704包括使纳米线在靶表面上基本上彼此平行地对准的步骤。例如，图24表示由于本发明而具有彼此对准地设置在其上的多个纳米线2402的靶表面2204。
在实施例中，步骤2704包括将纳米线溶液引导到靶表面的重叠部分的步骤。例如，图24表示定位在一个分布区域中的纳米线2402。或者，步骤2704可以包括将纳米线溶液引导到靶表面的多个非重叠部分的步骤。例如，图25表示在多个非重叠分布区域2504a-d中定位在靶表面2204上的纳米线2502。
在实施例中，步骤2704可包括施加压力以便强制纳米线溶液通过喷嘴的饿至少一个输出口流到靶表面上的步骤。
在实施例中，靶表面2204可以是非常大的表面，如大面积宏观电子衬底。在这种实施例中，靶表面可以作为传送带型系统或其它衬底供给系统上的连续板而被接收。这样，在实施例中，流程2700可以包括相对于喷嘴调节板的位置的步骤。例如，该板可以从连续地被馈送经过喷嘴2202的滚子输送。喷嘴2202和靶表面2204之间的这种相对移动例如可以用于在靶表面2204上对准纳米线。
通过选择纳米线半导体材料减少纳米线中的电子的声子散射硅是用于纳米线的合适半导体材料，部分原因是由于其在半导体工业内的兼容性。然而，硅具有表面状态(～1010cm-2)盛行的缺陷，并对消除电子的声子散射所需的可实现纳米线的线直径有限制。
这样，根据本发明，公开了用于制造纳米线的替换材料。这里所述的这种材料具有优点，包括减少的纳米线声子散射和增加的直径范围。
有至少两种方式来减少或消除电子的声子散射。为了减少或消除纳米线中的声子散射，在纳米线材料的子带之间隔开的能量应该是(1)大于声子能量；和(2)大于3*KbT，其中Kb是麦克斯韦常数(8.62×10-5eV/°K.)，“3”是预定系数，T是纳米线器件工作的绝对温度。为了在室温下工作，(2)通常是更严格的要求，因为大多数半导体材料的声子能量小于3*KbTrt，其中Trt是室温，KbTrt＝.0259eV，从而3*KbTrt＝.0777。
半导体材料中的电子的量子限制涉及半导体材料的导带内的子带中的电子的限制。该材料中的电子被限制到子带的特殊能级。然而，电子可以从一个子带能级移动到另一个子带能级。子带之间的间隔或能量差可以计算。对于具有各向同性电子(或空穴)有效质量meff的纳米线材料，地状态和第一激发态之间的能量间隔由如下公式给出ΔE≈8.9h22meffr2]]>等式1其中h＝普朗克常数÷2πmeff＝被选半导体材料的有效质量；和r是纳米线的半径。
当电子不能在子带之间散射时，半导体材料中的电子的量子限制保持不变。然而，半导体材料中的声子散射使电子在半导体材料的子带之间散射，这可以减小纳米线中的电子的迁移率。为了保持电子的量子限制，必须防止半导体材料中的电子的声子散射，以便防止电子在子带之间散射。如下所述，通过选择具有已知有效质量meff的半导体材料和由该半导体材料形成纳米线以便具有阻止电子由于声自散射而在子带能级之间移动的直径，可以保持电子的量子限制。
不同半导体的有效质量meff使它们有些比另一些更优选用于减少或消除声子散射。此外，具有较小有效质量meff的纳米线允许具有较大直径。纳米线的较大直径允许在纳米线生长期间进行更好地控制，并提供纳米线的附加强度。
通过设置的等式1等于NkbTrt，可以形成下列等式，该等式用于计算由具有有效质量meff的半导体材料制造的纳米线的最大直径，从而具有基本上减少的或消除的声子散射。
等式2其中
h＝普朗克常数÷2π＝6.626×10-34J-sec÷(2×3.1416)(或4.14×10-15eV-sec÷2×3.1416)＝1.0545×10-34J-sec(6.589×10-16eV-sec)；meff＝被选半导体材料的有效质量；N＝预定系数；Kb＝麦克斯韦常数＝1.38×10-23J/°K(8.62×10-5eV/°K)；和T＝工作温度；其中在室温下，kbT＝4.144×10-21J(.0259eV)。
这样，等式2可以重写为 =1.194×10-47Nmeff]]>预定系数N是可以选择以便提供涉及电子限制和声子散射减少的统计学上的保证的系数。例如，预定系数N可以被选择以便具有大于零的任何值。在实施例中，选择预定系数N使其具有大于或等于3的值。在另一实施例中，选择预定系数N使其具有大于或等于5的值。
图28中所示的曲线2800表示半导体材料的最大允许直径和有效质量meff。对于纳米线的最大可允许直径(nm)在Y轴上表示，在曲线2800的Y轴中示出了标准化有效质量meff/m0。如曲线2800所示，随着标准化有效质量meff/m0减小，纳米线的最大可允许直径增加。随着标准化有效质量meff/m0减小到0.2以下，纳米线的最大可允许直径急剧增加。
图29中所示的表2900列举了第一列2902中的各种举例半导体材料。在第二列2904中列举的是第一列2902的半导体材料的有效质量，并且在第三列2906中列举的是第一列2902的半导体材料的能隙。如上所述，具有相对较小有效质量meff的半导体材料是有利的，因为它们允许较大纳米线直径。作为表2900中的举例的有利选择，GaAs、InSb(用于红外检测器)和InAs较突出，它们各具有相对小的有效质量meff，因此允许相对大的纳米线直径。
例如，给图28的曲线2800施加列2904的数据，则用于具有基本上减少的或消除的声子散射的硅(Si)纳米线的最大可允许直径是～6mn。对于砷化镓(GaAs)，具有基本上减少或消除的声子散射的纳米线的最大可允许直径是～20mn。
此外，表2900的数据可以施加于等式2，从而对于特殊半导体材料计算合适的纳米线直径。例如，如列2904中对于GaAs所示的，meff/m0等于.067，其中m0是自由电子剩余质量(9.11×10-31kg)。这个值施加于等式2，如下 =1.194×10-47(3)(.067)(9.11×10-31)]]>≅8.07nm]]>其中m0＝自由电子剩余质量＝9.11×10-31kg；和N＝3。
这样，对于GaAs，可以使用高达16.14的直径，同时减少或消除了声子散射。
这样，可以单独地使用纳米线，或者在组/薄膜中使用纳米线，其中纳米线形成为具有小于或等于为纳米线的半导体材料确定的最大直径的直径，从而允许每个纳米线保持基本的电子的量子限制(即，基本上减少或完全消除了电子的声子散射)。
此外，在实施例中，每个纳米线可以形成为具有小于或等于(≤)预定长度的长度，从而可以通过每个纳米线产生电子的弹道传输。
图30表示根据本发明举例实施例的提供用于设计具有高电子迁移率的导电纳米线的举例步骤的流程图3000。其它结构和操作实施例对于本领域技术人员来说在下列讨论基础上是很容易理解的。这些步骤将在下面详细说明。
流程图3000开始于步骤3002。在步骤3002中，选择半导体材料。例如，可以从图29的表2900中选择半导体材料，或者可以是这里所述或公知的任何其它半导体材料。
在步骤3004中，确定由被选半导体材料制成的纳米线的最大直径，提供电子的基本量子限制。例如，可以通过观察图28的曲线2800或通过使用等式2计算最大直径来选择直径。
在步骤3006中，由被选半导体材料形成多个纳米线，多个纳米线的每个纳米线形成得具有小于或灯语预定最大直径的直径。
使用掺杂策略减少纳米线中的电子的声子散射根据本发明，纳米线中的电子的声子散射可以通过纳米线半导体掺杂策略来减少或消除。掺杂(是否为n型或p型)效果可能影响纳米线中的电子的声子散射，以及线的物理强度。在本发明的实施例中，如下面进一步说明的，可以掺杂具有作为导电载流子的电子或空穴的半导体，从而提高性能。
大多数半导体在价带最大值上具有退化带，其具有重空穴和轻空穴。价带之间的最小能量间隔来自具有较大有效质量的重空穴。因此，在优选实施例中，纳米线构成得使电子成为纳米线中的导电载流子，因为空穴的有效质量大于电子的有效质量。
构成纳米线以便使用电子作为导电载流子，这可以通过对纳米线直接进行n掺杂和/或在p掺杂线上施加偏置栅压来实现。图31中所示的表3100列举了列3102中的举例III-V半导体类型材料。列3104含有用于列3102的材料的电子的对应有效质量。列3106和3108含有用于列3102的材料的分别用于轻空穴和重空穴的对应有效质量。对于表3100中列举的所有半导体材料，列3104中所示的电子的有效质量小于用于轻空穴和重空穴的包含在列3106中的有效质量。这样，由这些半导体材料制成的纳米线的n掺杂将导致比p掺杂更低的声子散射。
注意到，提供列举III-V半导体类型材料的表3100是为了表示目的，并且本发明可适用于除了III-V半导体类型以外的半导体材料类型。
此外，n掺杂硅的机械强度大于p掺杂硅的机械强度，这对于选择纳米线的n掺杂比选择纳米线的p掺杂更有利。对于进一步的细节，可参照B.Busham和X.Li，Journal of Material Research，Vol.12，第54页(1997)。
或者，纳米线可以用p型掺杂材料掺杂，并且纳米线可以构成为使电子成为导电载流子。例如，通过给纳米线薄膜施加足够的偏置电压，结合p掺杂纳米线的纳米线薄膜可以按照反向模式工作。这可以使电子用做p掺杂纳米线中的导电载流子，减少或消除p掺杂纳米线中的声子散射。例如，在晶体管实施例中，偏置电压可以作为晶体管的栅极偏压施加于多个纳米线，从而使纳米线以反向模式工作。
使用芯壳材料减少纳米线中的表面状态朝向实现增加电子迁移率、包括纳米线中的电子弹道传输的另一因素是表面和体(即，纳米线芯)杂质散射的减少。在纳米线中，表面散射尤其明显，其中存在较大的表面与体比。
通过形成纳米线的外层可以减少表面散射，如通过纳米线的钝化退火，和/或使用具有纳米线的芯-壳结构。例如，图3B表示根据芯-壳结构掺杂的纳米线310的例子。在纳米线上可形成作为壳层的绝缘层，如氧化物涂层。此外，例如，对于具有氧化物涂层的硅纳米线，在氢(H2)中对纳米线进行退火可以大大减少表面状态。在另一例子中，对于具有在纳米线芯中的化合物半导体的纳米线，如GaAs，使用AlGaAs(或用于其它化合物半导体类型的相同化合物)壳可以有效地限制电子波功能，并用于减少表面状态。
在实施例中，芯-壳组合构成为满足下列限制(1)壳能级应该高于芯能级，从而使导电载流子被限制在芯中；和(2)芯和壳材料应该具有良好的晶格匹配，具有很少的表面状态和表面电荷。
应该注意的是，在实施例中，壳层的厚度与线直径可以改变，以便提高纳米线中的载流子迁移率并减少表面状态。
图32表示根据本发明举例实施例的提供用于制造具有减少表面散射的纳米线的举例步骤的流程图3200。其它结构和工作实施例对于本领域技术人员来说在下列讨论基础上是很容易理解的。这些步骤将在下面详细说明。
流程图3200开始于步骤3202。在步骤3202，选择半导体材料。任何半导体材料，包括这里所述的或公知的，都可以选择。
在步骤3204中，由被选的半导体材料形成多个纳米线。例如，可以用被选半导体材料生长或形成纳米线。
在步骤3206中，用绝缘层涂覆多个纳米线的每个纳米线的圆周表面。例如，在实施例中，绝缘层可以是介质材料。在另一实施例中，绝缘层可以是氧化物。每个纳米线可以被氧化，从而形成绝缘层。在实施例中，可以对每个被氧化的纳米线进行退火。例如，可以在H2环境下对每个被氧化的纳米线进行退火，从而钝化每个氧化纳米线的氧化层和非氧化部分的界面上的悬挂键。例如，可以对硅纳米线进行氧化，从而产生SiO2的氧化物层。在另一例子中，可以在氧或氧组合物中氧化由化合物半导体材料形成的纳米线，其中氧或氧组合物是导电的从而在材料上形成氧化物。例如，可以在氧和砷环境下对GaAs纳米线进行氧化，从而产生氧化层，如As2O3层。其它化合物半导体材料可以同样被氧化，或用其它方式氧化。
图33表示根据本发明的举例实施例的提供用于制造具有减少表面散射的纳米线的举例步骤的另一流程图3300。其它结构和工作实施例对于本领域技术人员来说在下列讨论基础上是很容易理解的。这些步骤将在下面详细说明。
流程图3300开始于步骤3302。在步骤3302中，选择半导体材料。任何半导体材料，包括这里所述或公知的，都可以选择。
在步骤3304，用被选半导体材料形成多个纳米线。例如，可以用被选半导体材料生长或形成纳米线。
在步骤3306中，对多个纳米线的每个纳米线进行掺杂，从而使每个纳米线包括芯-壳结构，其中壳是包围每个纳米线的各个芯的每个纳米线的掺杂外层。例如，纳米线是纳米线310，如图3B所示。掺杂外层是掺杂表面层302。在实施例中，步骤3306的效果是在工作期间使每个纳米线的载流子基本上被限制在轴向设置的芯上。
在实施例中，步骤3306可以包括为每个纳米线的掺杂外层选择的掺杂材料，使掺杂外层将具有比各个芯的能级高的能级。
在实施例中，步骤3306可包括如下步骤其中对掺杂外层选择掺杂材料，从而使掺杂外层的晶格结构基本上与芯的晶格结构相匹配。
纳米线和纳米线薄膜晶体管图34A-34C表示涉及高迁移率纳米线和纳米带TFT的概念。图34A表示非晶(a-Si)或多晶硅(poly-Si)TFT。如从图34A所看到的，电载流子必须穿过多个晶界，导致低载流子迁移率。图34B表示根据本发明实施例的NW-TFT。与a-Si或poly-Si不同，其中载流子必须穿过多个晶界而导致低迁移率，NW-TFT具有由平行的多个单晶NW路径(类似于逻辑桥)形成的导电沟道。这样，电子/空穴在源极到漏极之间的所有路径中、在单晶内以高迁移率运行。同样，如图34C所示，根据本发明的实施例，也可以使用具有类似于多个平行纳米线的特性的单晶半导体纳米带来制造具有高性能的TFT。
NW-TFT器件的制造图35A表示根据本发明实施例的提供用于制造NW-TFT的举例步骤的流程图3500。其它结构和工作实施例对于本领域技术人员来说在下列讨论基础上是很容易理解的。这些步骤将在下面详细说明。
流程图3500开始于步骤3510。在步骤3510中，合成单晶纳米线。例如，通过使用金胶体颗粒(例如可通过British Biocell International公司获得)作为催化剂在引导制造度量反应器中分解SiH4和B2H6，可以合成具有受控直径的p型硅纳米线。在举例的实施例中，可以在420-480℃之间的温度下、利用30乇的总压力和大约2乇的硅烷分压进行生长，生长时间为40分钟。可以改变SiH4和B2H6比，以便控制掺杂水平。在合成纳米线时采用6400∶1的比例，该值将在下面提供测量，尽管它比例也可以使用。在步骤3510的举例的应用中，通过这个工艺合成的纳米线具有在20-40μm范围内的长度，具有由Au胶体颗粒确定的接近单分散的直径。在目前举例的应用中，合成的纳米线具有芯壳结构，它具有被厚度为2-3nm的非晶硅氧化物壳包围的单晶硅芯。
在步骤3520中，纳米线在溶液中悬浮。在举例实施例中，可以使用超声波降解法将合成的纳米线传输到乙醇中，从而获得稳定的纳米线悬浮液。或者，可以将纳米线传送到其它合适溶液类型中并悬浮在其中。
在步骤3530中，将纳米线组装成薄膜。在本例中，在分散到溶液中之后，使用以对准方法引导的流体流将纳米线组装到被选衬底上，从而获得取向的纳米线薄膜。允许纳米线悬浮液通过形成在聚二甲基硅烷氧(PDMS)模具和平坦衬底表面之间的流体沟道结构，从而在表面上获得NW阵列。通过改变溶液中的NW浓度和/或总流动时间来控制薄膜中的平均NW空间。利用这种方案，通过使用较长或较大流动沟道模具，对准可以很容易地在4英寸晶片或甚至更大面积上延伸。这种流体沟道结构的例子是如上所述那样作为如图15A和15B所示的流体掩模1500。
图35B表示具有平行取向的纳米线单层的举例纳米线薄膜的光学显微照片，并且平均纳米线间隔为大约500-1000nm。图35B的显微照片还表示几个纳米线在纳米线薄膜的顶部相交，尽管在替换实施例中，薄膜可以制成为没有在纳米线薄膜的顶部相交的纳米线。图35B所示的标尺棒是100μm长。图35B中的插图3502提供更高放大率并包括20μm的标尺棒。
在步骤3540中，制造薄膜晶体管器件。薄膜晶体管器件结合了在步骤3530中制造的纳米线薄膜。任何类型的薄膜晶体管器件都可以制造。
在步骤3550中，为了特殊宏观电子应用而集成薄膜晶体管器件。在举例的实施例中，可以对NW薄膜进行标准光刻或E电子束印刷工艺，从而限定源极和漏极并在宏电子衬底上制造TFT。
图35C表示举例的TFT，其中标尺棒为100μm。不同材料可用于这些电极，包括金电极，其在图35C中示出用于举例的TFT器件，并作为光带色棒。对于图35C中的插图所示的居里TFT3504，其中示出了硅衬底上的背栅型器件结构。下面的硅用做背栅极，100nm厚的氮化硅(SiNx)用做栅极绝缘材料，并且使用e束蒸发器淀积的Ti/Au(60nm/60nm)膜用做源极和漏极。
图35D提供NW-TFT的光学照片，表示桥接源极和漏极3506和3508的NW平行阵列。图35D中的标尺棒为5μm长。
步骤3560是流程图3500的结束步骤。
性能特性-P沟道硅纳米线薄膜晶体管(NW-TFT)在下列例子中，在空气环境下、在暗盒中和在室温下进行NW-TFT的电表征。图36A表示在变化的栅压(VGS)下的漏电流(IDS)与漏源偏压(VDS)的曲线图，其中所述栅压是以1V的阶梯变化的，并开始于具有VGS＝-10V的上曲线。在本例中，TFT由九十一个基本平行的20nm直径纳米线构成，并具有5μm沟道长度。图36A表示在漏电流IDS在低VDS下随着VDS线性增加并趋于在较高VDS饱和时，以积累方式工作的典型p沟道晶体管行为。通过施加负栅压，随着主载流子(空穴)在沟道中增加，漏电流增加。施加正栅偏置耗尽了沟道中的空穴并使器件关断。
图36B中所示的在VDS＝-1V时的IDS与VGS曲线表示当栅压比阈值点更正时没有电流流过，并且当栅压在负方向增加时IDS近似线性地增加。线性区的线性推断导致0.45V的阈值电压。图36B中所示的插入曲线3602表示以指数尺度绘制的在VDS＝-1V时的-IDS与VGS。图36B使接近于108的导通-截止比和大约500mV/s的子阈值摆动成为高亮区。在500mV/s的VGS扫描率下收集线性曲线数据，并且在15mV/s的VGS扫描率下收集指数曲线数据，从而使在较高栅压下的容性装载电流最小。插入曲线中的明显阈值电压由于滞后效应而偏移到3.5V。
通常在NW-TFT的电流的IDS-VGS中观察到滞后效应。通过严格控制NW合成和器件制造工艺可以消除这种滞后效应或使其最小化，从而使离子污染物最少。滞后在确定阈值电压时有作用。由于滞后效应，明显的阈值电压可以根据测量条件和测量前该器件经历的电压历史而变化。
为了使由于滞后效应引起的阈值电压变量最小，使用相同条件(使用相对十分大的500mV/s的栅压扫描速度使可移动的离子效应最小化)测试器件。通过首先在收集每个器件的数据之前至少循环三次栅压(从10到-10V)，也可以使电压历史变量最小。通过这种方式，可以确定正当的阈值电压分布(图36B主要绘制曲线和图36C)。另一方面，为了准确地测量截止状态电流，使用较慢的栅压扫描速度(15mV/s)，从而使电容电流最小。在这种情况下，该器件在延长时间周期内(大约5-10分钟)经历高正栅压并使明显阈值向更正值偏移插36B)。
对于宏观电子应用，大量关键晶体管参数表示TFT性能，包括跨导、迁移率、导通/截止电流比、阈值电压、和子阈值摆动。高跨导对于晶体管性能以及对于晶体管基器件的电压增益是很重要的，所述器件包括放大器和逻辑电路。-IDS与VGS的线性区中的斜率表示在VDS＝-1V时大约11μS的跨导，gm＝dIDS/dVGS。假设有效沟道宽度等于NW直径d乘以数字N，即NWsWeff＝N·d＝1.8μm。对比a-Si TFT和poly-Si TFT，可以获得大约6μS/μm的标准化跨导。这是显著好于非晶硅TFT和p沟道poly-Si TFT的跨导，其中非晶硅TFT的跨导为大约0.01μS/μm，p沟道poly-Si TFT的跨导大约为0.3到0.8μS/μm。此外，这可与单晶p沟道绝缘体上硅(SOI)MOSFET的跨导相比，其中单晶p沟道绝缘体上硅(SOI)MOSFET的跨导为大约5-12μS/μm。应该注意的是，使用较高介电常数的较薄介质可以进一步提高NW TFT跨导。
使用标准MOSFET等式进行附加模拟，从而进一步评价正在研究的NW TFT中的载流子迁移率。在IDS-VGS曲线的低偏置线性区中，空穴迁移率μh可以从下列等式导出GDS＝IDS/VDS＝μhCG(VGS-Vth-VDS/2)L2，其中CG是栅极电容，和L是沟道长度。
栅极电容包括衬底上的SiNx介质的电容和硅氧化物壳的电容。然而，计算这些电容是非平凡的。使用3D有限元件封装(例如，来自FieldPrecision的Metamesh，http//www.fieldp.com)的模拟产生大约27fF的总电容，导致大约130cm2/V·s的空穴迁移率。这个空穴迁移率比为p型多晶硅(大约12cm2/V·s)报导的最好值还高，并且可与p型单晶材料如SOIMOSFET(大约180-250cm2/V·s)的空穴迁移率相比，此外，例如，通过减小掺杂水平和/或使NW表面上的捕获状态最少来进一步提高载流子迁移率也是可行的。
图36B中的插图曲线3602表示按指数尺度的IDS-VGS曲线图，表示漏电流指数地减小到阈值电压以下并且晶体管具有接近于108的导通-截止电流比。这表示为从化学合成纳米材料组装的晶体管所报导的最大导通-截止比并且可与单晶硅器件的导通-截止比相比。电流的指数下降限定了关键晶体管参数，子阈值摆动S＝-dVGS/dIn|IDS|，在这种器件中将是大约600mV/十。在常规MOSFET中，S由S＝(kBT/e)·Ln{(10)(1+α)}确定，其中T是温度，kB是麦克斯韦常数，e是元件电荷，α取决于器件的电容并在栅极电容远远大于其它电容如界面捕获状态电容时，α为0。因此S的最低理论极限是S＝＝(kBT/e)·Ln{(10)，或者在室温下大约为60mV/十。
一般情况下，对于低阈值电压和低功耗，希望小子阈值摆动。在本发明的NW器件的实施例中，大约600mV/十的子阈值摆动明显好于常规非晶Si TFT或有机半导体TFT，它们通常在从1到很多伏/十的范围内。此外，这可以与大多数poly-Si TFT相比，当时基本上大于最好poly-Si TFT(大约200mV)和单晶硅器件(大约70mV)。
观察本发明的NW器件的相对大子阈值摆动可能主要是由于存在表面捕获状态和几何效应产生的，这可以通过钝化表面(例如，氢化或使用芯-壳结构)和/或使用顶栅型或周围栅型结构来显著提高。
几何效应是由在NW-TFT中在其他NW上相交的NW产生的。NW薄膜通常由接近单层NW构成，但是偶尔有几个NW在其它NW上相交。当NW在其它NW上相交时，它与衬底表面分开，经历来自背栅的更小电场，因此比器件中的其它NW更缓慢地导通或关断。这在整体上增加了NW-TFT的子阈值摆动。不用说，并且是很重要的，使用周围保形电解栅极已经证实了小到大约70mV/十的子阈值摆动，如下面所述的。
在实际应用中，阈值电压在各个器件中的可变性是确定技术可变性的关键因素。为此，在根据本发明实施例制造的20个独立器件上进行测试。图36C表示这些器件的阈值电压分布的柱状图。高斯匹配表示只有0.22V的标准偏移。另外，结构和制造工艺的最佳可能导致更紧密的分布。
具体地说，通过开发各种NW芯-壳结构、利用很多方式可以进一步改进NW-TFT的性能。首先，在塑料上的NW-TFT中，导通-截止比受到低量e束蒸发的AlOx栅极介质的限制。通过使用由单晶半导体芯和高质量栅极介质壳构成的芯-壳NW结构可以潜在地克服这个问题。尽管Si NW通常具有芯-壳结构，但是薄天然氧化物层对于承受高电场来说不是足够高的质量。自然氧化物可以用高质量氧化硅壳来代替或补充，其中所述高质量氧化硅壳是通过受控热氧化、化学汽相淀积或其它合适技术产生的。芯-壳NW结构非常适合于在塑料上制造高性能NW-TFT，这是因为高温处理，包括半导体材料合成和高质量栅极介质形成等与最终器件衬底分开进行。此外，这种芯-壳结构还可以导致表面捕获状态的钝化，进一步提高性能。
其次，由于几何效应而使目前背栅NW-TFT在性能上相对受到限制。这种几何效应可以通过使用更复杂的NW芯-壳结构来克服，该NW-TFT芯-壳结构包括单晶半导体的芯、栅极介质的内壳和保形栅极的外壳。这例如可以通过在Si/SiOx芯-壳结构(上述的)周围淀积一层高掺杂非晶硅作为外栅极壳来实现。
第三，通过开发小直径NW中的量子电子效应可以进一步潜在地提高NW-TFT的性能，从而超过单晶材料的性能。在对常规两维半导体超晶格和2D电子/空穴气体的模拟中，可以想象多个芯-壳NW结构以便从有源导电沟道分离掺杂剂，从而实现超高迁移率TFT。
器件性能的主要参数(如载流子和阈值电压)与导电沟道中的NW的数量相关。这样，具有预定特性的NW-TFT的设计和制造是可行的。例如，通过改变导电沟道中的NW的数量(改变有效沟道宽度)，可以设计和制造NW-TFT以便在预定水平运载电流。图36D表示在器件导通时(Vgs＝-10V)的漏极电流的线性尺寸关系。两个曲线表示作为有效沟道宽度的函数的导通状态电流。下曲线具有VDS＝-1V，上曲线具有VDS＝-8V。有效沟道宽度对应NW的平均直径和NW数量的乘积。如希望的那样，导通状态电流随着有效宽度线性变化(导电沟道中的NW的数量)。已经由具有小于5μm的有效沟道宽度的器件实现了大于0.5mA的导通状态电流。具有设计的器件参数的NW-TFT的可再制造的和可预言的组件是很重要的。
塑料上的NW-TFT目前NW薄膜概念的一个重要方案是整个NW-TFT制造工艺可以主要在室温下进行，除了NW合成步骤之外，该步骤与器件制造是分开的。因此，高性能NW-TFT的组件很容易施加于低成本玻璃和塑料衬底上。为了证明塑料衬底上的NW-TFT，使用不同的器件结构。图37A表示器件结构。为了制造图37A的器件，首先在聚醚酮醚(PEEK)板(50或100μm厚，Goodfellow公司)上旋注1-2μm厚的SU-8(MicroChem Corp.)光刻胶层并使其固化，从而保证显微平滑表面。Cr/Au(10/30nm)条定义为栅极阵列，并使用e束蒸发法淀积30nm层氧化铝作为栅极介质。在表面上淀积对准的NW薄膜，并且限定Ti/Au(60/80nm)源极-漏极，从而形成TFT。图37B表示具有NW-TFT的塑料器件的例子。图37B的下部表示具有等于5μm的标尺棒的NW-TFT的源极、栅极和漏极。
利用与上述相同的方式进行电传输表征。图37C表示IDS-VDS曲线表示与SiNx/Si趁地上的器件相同的行为。图37C的曲线表示IDS-VDS关系，其中VGS可变并从VGS＝-8V开始和以1V的步幅增加。IDS-VGS关系表示大约3.0V的阈值电压和大于105的导通截止比。
图37D表示在塑料衬底的轻微弯曲之前和之后的相同器件的传输特性。图37D的插图3702对大于105的导通截止比和500-800mV/十的子阈值摆动进行高亮显示。待测器件具有直径为40nm并与6μm沟道长度和3μm栅极长度平行的17个NW。两个曲线表示在轻微弯曲塑料衬底(曲率半径为大约55nm)之前和之后的相同器件的传输特性，证实了塑料上的NW TFT的机械柔性。
相对小的导通截止比(与SiNx/Si衬底相比)是由于(1)由于非最佳局部栅极器件结构而导致低导通电流；(2)受到由e束蒸发的AlOx介质的低质量引起的低栅极漏电流限制的较高的截止电流；和利用改进的器件结构和先进的芯-壳NW结构可以显著增加。
减少的子阈值摆动主要是由于两个因素造成的。首先，电解液产生优异的保形栅极，因此消除或减少了拓宽子阈值摆动的任何几何效应。其次，利用电解液保形栅极，栅极电容大于背栅器件的一个数量级以上(对于大约160个NW的器件，大约0.77pF与大约0.05pF)。因此，与栅极电容相比，其他电容的相对重要性减小了，导致S＝(kBT/e)·Ln(10)(1+α)中的α值的显著减小，因而子阈值摆动S也减小。
驱动塑料电子研究的主要动机是机械柔性。重要的是，具有NW-TFT器件的塑料的轻微弯曲不会显著改变器件行为。如上所述，图37D提供表示这个特征的两个曲线。如图37C所示，IDS-VGS关系中的线性区在VDS＝-1V时提供0.45μS的跨导。然而，难以评价器件中的准确空穴迁移率，因为评价局部栅极型器件结构中的栅极电容是很困难的。
为了测量载流子迁移率和塑料上的NW-TFT的最终器件性能，已经测试了电解质栅极型TFT结构。图38A表示测试的电解质栅极型NW-TFT结构。这个方案用于研究单独碳纳米管FET。该测试方案执行以下步骤。在塑料衬底上的TFT器件上放置1mM盐溶液的小滴，覆盖整个TFT器件，包括源极、漏极、NW薄膜和附加隔离金电极。电压VGS施加于隔离金电极，从而在电解质中相对于NW-TFT器件建立电化学电位。对于小于±0.9V的电压范围，电解液和NW的源极、漏极之间的漏电流可以忽略。电解质的功能是作为阱绝缘液体栅极。特殊优点是，电解液产生用于TFT沟道中的所有NW的有用包围保形栅极，减少或消除了不希望的几何效应和表面电荷，由此提供有效的结构以便测试NW-TFT的最终性能。
图38B表示作为以0.1V步幅并开始于具有VGS＝-0.9V的顶部曲线的各个电解液栅极电压的函数的IDS-VDS关系。测试的NW-TFT包括与5μm沟道长度平行的162个20nm直径的NW。
图38C表示对于10mV的VDS的IDS-VGS关系。整个全部结果类似于如上所述在硅衬底上制造的TFT的结果。但是，特别地，在这个器件中，漏极电流IDS对电解质栅极电压的变化更容易响应。子阈值摆动也显著减小(70-110mV/10)，如图38C的插图3802所示。利用锁定放大器(例如可通过Stanford Research获得)确定IDS-VGS关系。对于该测量，使用在10-mV RMS幅度的10-Hz正弦波。
此外，溶液栅极实验的特别结构可能低估理想器件的性能，因为源极和漏极也与溶液接触。源极和漏极电位可能影响实际溶液电位和妥协由栅极建立的电化学电位，使NW周围的实际施加电位减小到施加于栅极的电压以下。因此，利用改进的方案(例如，使用标准参考电极)来建立栅极电位，可以实现甚至更小的子阈值摆动。同时，结果证实了用于塑料上的TFT的高性能的电位，这可以通过进一步优化这些器件的栅极结构来改进(例如，可以在多芯-壳NW结构中实现固态周围保形栅极，所述芯-壳NW结构由单晶半导体芯、栅极介质的内壳和保形栅极的外壳构成)。
通过检查器件特征的各个特性可以进一步分析塑料上的电解质栅极TFT器件的性能。首先检查栅极电容。在这种情况下，总电容包括电解液电容和NW壳氧化物电容的串联电容，尽管由于前者远大于后者而可以忽略前者。考虑具有20nm的单晶芯和平均大约2.5nm非晶硅氧化物壳的NW。栅极电容可以通过以下工艺评估CG＝2Nπεε0L/ln(1+tox/r)，其中N是沟道中的NW的数量，ε和tox分别是非晶氧化物的介电常数和厚度，r是NW的半径。基于计算的电容和下列关系式GDS＝IDS/VDS＝μhCG(VGS-Vth-VDS/2)/L2，空穴迁移率μh可以确定为大约150cm2/V·s。这个结果符合为具有相同NW的SiNx/Si衬底上的相同器件所获得的迁移率。这表明NW-TFT的迁移率是NW本身本征的，不明显地受到塑料衬底或电解质栅极的影响。
N沟道CdS纳米带TFT上面的讨论证实了高性能NW-TFT可以从p型Si NW组装在低温塑料衬底上。此外，由于NW合成与最终器件衬底相关，因此包括III-V和II-VI族半导体的宽范围的材料可以开发为TFT沟道材料，产生宽范围的机会。作为一个例子，高性能TFT也可以很容易地从II-VI族镉硫化物(CdS)纳米带进行组装。CdS是本征低表面捕获状态。使用真空汽化传输方法合成厚度为30-150nm、宽度为0.5-5μm和长度长达10-200μm的单晶CdS纳米带。
具体地说，少量CdS粉末(大约100mg)被传输到真空管的一端中并密封。加热真空管，使得具有CdS的端部保持为900℃，而真空管的另一端保持在大约50℃以下的温度。在两个小时内，大多数CdS被传输到冷端并淀积在管壁上。得到的材料主要是厚度为30-150nm、宽度为0.5-5μm和长度为10-200μm的纳米带。TEM图像表明纳米带是在到边缘表面上的所有路径中具有低缺陷的单晶。
纳米带可用于TFT，因为它们的唯一物理形态类似于常规单晶薄膜的物理形态。使用类似于上述的方案制造具有单晶导电沟道的CdS纳米带TFT。图39A表示CdS纳米带TFT。图39A的插图3902表示纳米带TFT的3D原子力显微地形学图像。
用于CdS纳米带TFT的电传输测量表示典型n沟道晶体管特性。n沟道行为与关于CdS体材料和NW的先前研究一致。图39B提供对于CdS纳米带TFT在不同栅极电压时的IDS-VDS关系。图39B表示在低的源极与漏极偏置和在较高偏置饱和的线性区。在1V的VDS时的IDS-VGS关系表示在2.0V的阈值VGS以上的大致线性行为。线性区中的斜率在VDS＝1V时提供大约2.4μS/μm的跨导。假设平行板模型，使用CG＝εε0L·W/h计算栅极电容为1.9fF，其中L和W分别是沟道长度和宽度，h是介质厚度。利用计算的电容，使用IDS/VDS＝μeCG(VGS-Vth-VDS/2)/L2可以推出电子迁移率为大约300cm2/V·s。重要的是，这个迁移率值与单晶CdS的迁移率(大约300-350cm2/V·s)大致匹配。
此外，IDS-VGS的指数曲线提供大于107的导通截止比和小到70mV/10的子阈值摆动S，如图39C及其插图所示，接近于60mV/10的理论极限。在CdS纳米带TFT中观察到的高载流子迁移率和小子阈值摆动大大归结于这些材料中的高晶体质量和低表面状态以及象Si NW-TFT中那样不存在几何效应。
补偿逻辑制造p和n沟道TFT的能力是建造补偿电子学的关键，公知的是补偿电子学在性能上优于由p或n沟道晶体管构成的电路。为此，通过串联连接n沟道和p沟道TFT而构成补偿反相器(逻辑M、NOT门)。该补偿反相器是通过串联连接p沟道Si NW-TFT(由平行的15个NW构成)和n沟道CdS纳米带TFT而形成的。器件4002示于图40中。图40还提供该反相器的输出-输入(Vout-Vin)电压响应并表示利用低输入的恒定高电压输出。当输入增加到大约1.5V时，输出快速变为0V，并在较高输入电压时保持在低状态。最显著的是，补偿反相器呈现高电压增益。测量的Vout-Vin关系的差别表示大到27的电压增益，如图40中的插图4004所示。这种大增益证实我们器件的高性能并且对于各种大面积电子应用的逻辑电路阵列的互连来说是关键的，同时不需要在每个阶段的信号恢复。最后，应该注意到，在输出上没有任何负载的情况下测量反相器的Vout-Vin关系。当器件被装载在实际电路中时增益可能减小。但是，考虑到具有如图36A-D所示特性的这里所述的NW-TFT器件的再现性和预言性，通过小心的器件/电路设计，应该可以实现实际应用中的所希望的电压增益。
显示器和其它应用中的NW-TFT在过去的二十年中，平板显示器(FPD)已经更平凡地出现在现代电子器件中。FPD在很多新产品中是不可缺少的，包括蜂窝电话、个人数字辅助系统、数字照相机、可携式摄象机和笔记本计算机。此外，期望市场大大膨胀，因为FLD被平衡以便代替桌上型计算机和电视(TV)阴极射线管(CRT)显示器。有源矩阵液晶显示器(AMLCD)是主要商业上的平板显示器技术，支配大致整个大面积平板显示器市场。AMLCD有时还称为有源矩阵薄膜晶体管(AMTFT)，因为大面积薄膜晶体管是实现今天的AMLCD的关键技术。
在点接触结晶体管之前经过13年发明了薄膜晶体管(TFT)。关于TFT的第一个美国专利发布于1933年的Lilienfield。直到1960的早期，很多工业研究实验室，包括GE、RCA、IBM、Zenith、Westinghouse和Philips，有效地配合了TFT研究和发展。然而，在19世纪60年代中期左右，金属氧化物半导体场效应晶体管(MOSFET)出现，并且成为焦点。不久，主要工业实验室投入TFT研究和发展。由于今天的大多数半导体技术，包括MOSFET技术，是单晶晶片基的，因此衬底的尺寸由可获得的晶片的尺寸确定。至今，可获得的最大晶片是～12”。因此，这种衬底尺寸不可能适合于需要大衬底面积的应用。
在19世纪80年代中期，液晶显示器(LCD)、特别是AMLCD的出现恢复了TFT技术的兴趣，其中所述AMLCD需要位于大玻璃衬底上的驱动电路。TFT的早期努力主要集中在II-VI半导体材料上。该技术几乎没有超出研究实验室之外，这是因为难以控制II-VI半导体材料。例如，一般情况下，与元素相比，更难以形成化合物半导体的结晶相。此外，II-VI材料如CdSe的掺杂是很困难的。在II-VI材料上淀积可靠的介质材料也是非常困难的。
同时，氢化非晶硅(a-Si:H)薄膜已经吸引了大注意力，因为其作为太阳能电池和作恶成像传感器材料的潜在应用。当W.E.Spear和P.G.LeComber证实非晶硅材料可以掺杂时，在1975年出现转变。不久，以a-Si:H为基础的TFT成为AMLCD的驱动元件的选择，尽管有不良的晶体管性能。该技术几乎排外地被用在今天的大屏幕商业AMLCD显示器中。在AMLCD显示器中，a-Si TFT被制造在LCD像素之下的玻璃衬底上，并用做通过接收来自集成电路(IC)驱动电路的指令而转换像素导通/关断的开关。IC驱动电路安装在衬底的外围。在低温下使用等离子体辅助化学汽相淀积法可以很容易地将a-Si薄膜晶淀积在相对大的玻璃衬底上。该低淀积温度使得使用便宜玻璃衬底成为可能。玻璃衬底是必须的，因为衬底透明度是用于该技术的背部照明技术所必须的。
通常a-Si FET的场效应迁移率为～1cm2/V·s左右，这限制了显示器的性能。通过将a-Si结晶成多晶薄膜，全世界范围内地投入大量努力朝向改进a-Si TFT的方向进行研究。多晶硅TFT的场效应迁移率位于a-Si TFT和单晶硅晶体管的迁移率之间，并报道了具有高达几百的值。目前多晶处理通常需要在600℃对a-Si进行长达24小时的退火，以便制造具有10-50cm2/V·s迁移率的晶体管。除了直接热退火之外，可以研究了几种方法将a-Si膜转换成多晶，包括快速热退火、激光感应结晶、和过渡金属感应退火。对于每个时间发射周期，快速热退火使用从700℃到800℃的较高温度。短时间周期使对衬底的潜在损伤最小。然而，为了此目的，不可能使用便宜的玻璃衬底。激光退火允许将小面积非晶硅快速加热到非常高的温度，同时不显著地加热衬底。不幸的是，由于小光束尺寸，该方法对于大面积制造是无效的。另外，该工艺非常难以控制。
近年来金属感应结晶已经吸引了人们很大注意力。出现了镍基工艺。一般情况下，镍基工艺减小了从大约600℃到500℃和550℃之间的低热处理所需的退火温度，将退火时间从～24小时减少到几小时。然而，金属感应结晶需要额外的步骤将过渡金属淀积在a-Si的顶部。结晶取决于金属膜的质量。残余金属、金属硅化物和复杂晶界的结构缺陷可能导致晶体管中的高泄漏电流。
多TFT不可能代替a-Si技术，因为没有与便宜的玻璃衬底相兼容的可行的多晶硅处理。多晶硅TFT的性能不可能解决由传统单晶硅制造的器件的这些问题，因为晶界传导和制备高质量多晶硅的难度。因此，从各种观点来看，限制了目前可获得的基于a-Si或p-Si的TFT技术。
近年来新薄膜晶体管技术-有机TFT-已经吸引了人们的很多注意力。具有高达～1cm2/V·s场效应迁移率的有机TFT已经得到证实。借助其性能，有机晶体管与塑料衬底上的低温处理相兼容，尽管大多数工件已经使用玻璃或氧化物涂覆硅作为衬底来进行。容纳而，不幸的是，有机晶体管的性能目前没有接近硅的性能。因此，有机基晶体管的应用的区域受到限制。将硅防在塑料上的尝试没有的出满意结果，主要是因为两个关键步骤即硅淀积和栅极介质材料淀积的所需温度对于具有最高玻璃转变温度的塑料衬底来说太高了，难以承受，其中上述两个步骤甚至用于制造非晶硅晶体管。
在Harvard大学的Prof.Charles Lieber’s实验室中的近年来的突破基本上是通过这个程序的主要调查人Dr.XiangfengDuan进行的，已经表明半导体纳米线对于纳米级电子学和光电子学是优异或理想的建筑块。ProfLieber’s实验室已经证明了利用控制的和可调的化学成分、物理尺寸(例如直径和长度)和电子性能(例如掺杂类型和浓度)，在理论上可以以单晶形式合成IV、III-V和II-VI族半导体纳米线的宽范围。纳米线的直径可以控制并在2-100nm范围内变化。纳米线的长度通常在10-100μm范围内(图41)。
图41A表示根据本发明举例实施例的合成硅纳米线的扫描电子显微图像。图41A的纳米线具有十纳米数量级的直径和长达几十微米的长度。图41A所示的标尺棒是5μm长。图41B表示根据本发明举例实施例的单独Si纳米线的晶格分解传输电子显微图像。图41B的纳米线例子具有可以合成地控制的单晶芯和非晶氧化物覆盖层，其中单晶芯具有沿着它们整个长度的连续晶格。
延长的纵向尺寸和减小的横向尺寸使纳米线具有用于电载流子的有效传输的最小尺寸材料。此外，纳米线可以在溶液中柔性地操作并使用电场或微型流体流方案而组装到衬底上，因此证明了各种纳米级电子学和光电子学器件以及器件阵列，包括单纳米线场效应晶体管(FET)、交叉纳米线FET、和逻辑电路串，如逻辑OR、AND、NOT、NOR门和逻辑半加法器电路和存储阵列，以及发光二极管、光电检测器和高度灵敏的化学/生物传感器。
特别是，关于单纳米线FET的研究已经证明了Si纳米线的场效应迁移率高达1500cm2/V·s、GaN纳米线的场效应迁移率为～1000cm2/V·s以及n型InP纳米线的场效应迁移率为～4000cm2/V·s，所有的迁移率都可以与具有简单掺杂浓度的它们单晶配对物相比或优于它们。在纳米线材料中观察到的高迁移率值高亮度显示了这种新材料的高质量。此外，相信这些观察到的迁移率值只代表了纳米线材料的低值，因为对于表面钝化等几乎没有引起人们的注意，并且通过钝化纳米线表面可以大大增加迁移率值。研究建议由于调制掺杂的一维线中的量子机械性能而可以大大抑制散射事件。例如，理论计算已经预言对于选择掺杂GaAs纳米线其迁移率为3×108cm2/V·s。这样，如果掺杂剂从导电沟道分离出来(例如，从纳米线的表面掺杂的或从芯壳纳米线结构中的壳掺杂的分子)，则可以实现极高的载流子迁移率。
总之，纳米线表示用于高迁移率薄膜晶体管的建筑块。随机取向的纳米线薄膜具有与多晶硅薄膜材料可比的载流子迁移率，并且取向纳米线薄膜呈现与单晶材料可比或优于它的迁移率值。
TFT是发展很多现代电子技术的关键。目前，关于TFT的研究和发展受到平板显示器(FPD)市场的驱动，以有源矩阵液晶显示器(AMLCD)为主。新的TFT技术-在便宜大面积玻璃或塑料衬底上的真实硅可以改革目前的FPD技术，并且打开制造新型电子器件的新工业的大门。根据本发明，结合了纳米线薄膜的TFT实现了先前不能实现的目标。
这里所述的是基于取向半导体纳米线的薄膜晶体管(TFT)，并形成在便宜玻璃或柔性塑料衬底上，具有与由单晶硅制造的晶体管可比的性能场效应迁移率1500cm2/V·s。
Ion/Ioff＝107。
阈值＜2.5V。
通常，使用纳米材料减小电子器件的尺寸。然而，本发明的实施例使用纳米材料使电子器件更快和/或更大。尽管单独纳米线的迁移率很高，单个纳米线不可能提供宏观电子应用所需的足够的电流密度。为了有利地利用纳米线的高迁移率，用取向纳米线薄膜制造晶体管，使得包括几百或几千纳米线的很多纳米线跨越电极之间(例如源极和漏极之间)。这实现了大柔性衬底上的高迁移率和高电流密度晶体管。
图42表示根据本发明举例实施例的用于合成和实现高迁移率薄膜晶体管的工艺的流程图。高迁移率单晶纳米线材料在高温下被合成，然后在所希望的衬底上对准，从而形成取向纳米线薄膜。然后进一步对其进行光刻工艺，从而形成具有平行于线轴的导电沟道的薄膜晶体管。沿着纳米线长度的单晶导电沟道保证了得到的TFT具有高迁移率。
在这个方案中，根据本发明的举例实施例，可以制造具有单晶芯和介质覆盖层(壳)的硅纳米线芯-壳结构，如图43所示。首先通过使用近年来发展的金纳米颗粒催化的化学汽相淀积(CVD)法和后来的直接氧化来合成纳米线。该方法可适用于各种半导体纳米线，包括硅(Si)和砷化镓(GaAs)。这里为了表示目的而以硅纳米线作为参考。将化学地合成的纳米线悬浮在溶剂中，如乙醇，允许后来的工艺和处理。从这些悬浮着纳米线的溶液制备单层纳米线薄膜，其具有基本上平行于衬底取向的线。最后，可以通过光刻处理施加用于源极、漏极和栅极的金属接触，从而制造具有平行于线轴的导电沟道的纳米线TFT阵列。
本发明提供朝向高性能薄膜晶体管发展的基本新的策略，并导致了技术种类的革新和处理、性能优点单晶导电沟道在本TFT器件中，多个纳米线平行地存在于从源极到漏极的所有路径中(类似于逻辑桥)，从而提供载流子的单晶导电沟道。这导致可与体单晶材料相比的高载流子迁移率，这是利用非晶或多晶硅材料不可能实现的。这主要是由于晶界附近的延长的捕获状态，导致对于这些材料的在晶界附近的显著载流子耗尽和晶界散射(参见图44A-44C)。
图44A-44C表示由非晶硅(图44A)、多晶硅(图44B)和对准纳米线薄膜(图44C)制造的薄膜晶体管(TFT)的示意图。在a-Si和poly-Si基技术中，电载流子经历了多次晶界散射，因此限制了可实现的载流子迁移率(a-Si的载流子迁移率为～＜1cm2/V·s，poly-Si的载流子迁移率为～＜100cm2/V·s)。另一方面，在本发明的纳米线基技术中，电载流子沿着多个单晶路径穿过TFT沟道传输，并由此实现了具有接近单晶材料(～1000cm2/V·s)的载流子迁移率的TFT。
衬底外(off-substrate)高温处理在高温下在衬底外制备半导体纳米线和栅极介质，然后在室温下将其施加于衬底上。因此，衬底的热性能将不会成为高温处理的限制因素。因此，允许高质量晶体材料和栅极介质，这是高性能可靠器件功能的关键。此外，通过在每个单独纳米线周围结合极薄的栅极介质壳，而不是在器件上结合一层外来的栅极氧化物，可以显著地简化处理，同时由于极薄和接近完美的壳性能而减少了所需导通电压。
溶液可处理性与体半导体晶片不同，纳米线可以悬浮在溶液中，然后将其淀积和固定到大面积实际任何衬底上。这样，实现了在很多技术重要的衬底(例如，塑料、玻璃)上的高性能半导体材料。这通过喷墨或丝网印刷技术进一步可以进行高性能电子器件的滚动制造。
机械柔性由于极小的直径和大长宽比(＞1000)，纳米线以例如小到10微米的曲率半径而具有优异的机械柔性。通过将机械柔性取向的纳米线的致密膜淀积到大的柔性的衬底上，得到的结构具有可与体单晶半导体相比的优异电性能，并且能在任意大面积上延伸，而且是与光纤一样柔性的。此外，纳米线的机械柔性可以在相对粗糙衬底如大多数塑料上形成高性能电子器件，其中使用非晶或多晶硅薄膜几乎是不可能的。
最小化器件尺寸纳米线的本征小直径和大长度允许容易控制TFT沟道宽度和长度。可以实现减小尺寸的晶体管，这在多晶硅器件的情况下是受到限制的。此外，纳米线材料的本征高迁移率允许晶体管形成为减少尺寸，同时仍然保持功能的电流值，并允许在大面积衬底上的高密度集成，这对于传统非晶硅或多晶硅材料是不可能的。
可适用于其它高迁移率材料如GaAs纳米线的处理硅纳米线的能力可以延长和施加于其它本征高迁移率材料，如III-V族材料，包括GaAs和InAs纳米线。这样，超高迁移率材料是可行，并且很多新应用也是可行的。通过利用潜在的量子效应-纳米线的弹道传导可以实现甚至更高的迁移率，如这里进一步所述的。
纳米线合成在有些实施例中，使用具有均匀物理尺寸和化学掺杂剂分布的纳米线可以实现可靠的和可再现的TFT器件行为。这种控制已经在1英寸管炉中在极小尺寸内得到证实。存在8英寸半导体管炉，它们能够制造大尺寸的纳米线。在大体积上控制均匀性比在小体积上控制均匀性更困难。硅纳米线的控制直径和直径分布由金胶体的直径和直径分布确定。可以使用商业上可获得的金胶体。纳米线的长度取决于生长条件-温度、蒸气压、和生长的时间。这些问题以及结晶和掺杂浓度的问题可以通过改变和精细调整生长条件来解决。
介质氧化物/氮化物涂层栅极介质涂层的质量对于纳米线TFT性能是很重要的。在平面半导体技术中存在用于形成高质量栅极介质的技术。然而，在没有限定的晶体方向的情况下在纳米线表面周围形成均匀厚度的无针孔栅极介质在技术上是个挑战。这个问题可以从不同观点来解决。通过在硅纳米线生长之后直接进行缓慢热氧化，可以使用工艺来产生小于～2nm的氧化硅涂层。控制氧化物涂层的关键是具有平滑和一致的表面结构的纳米线。低氧化处理帮助避免热点和产生无针孔薄涂层。或者，涂覆了氧化硅的纳米线的等离子体辅助直接氮化可以用于在纳米线表面上产生氮氧化或氮化涂层。
表面状态和捕获电荷由于其高表面和体原子比，表面状态、捕获电荷和悬挂键影响纳米线，这显著限制了器件性能。可以使用大量策略来使表面状态最小化，包括在惰性气氛下或在氢/形成气体气氛下的直接热退火，和在热退火之后在氢等离子体中进行退火。这些和其它策略在上面已经进一步介绍了。
大面积纳米线薄膜淀积用于在大面积衬底上制备取向纳米线薄膜的可升级方案的研制对这项新技术的最终成功实施是非常重要的。例如，可以采用流体对准工艺或LangmuirBlogette膜方案将单层纳米线放在玻璃或塑料衬底上。
欧姆接触由于小接触面积和复杂的界面状态，进行与纳米线的可靠欧姆接触是非常困难。金属接触和硅之间的界面化学性和物理性是关于欧姆接触的重要技术区域。成功的关键是精确控制金属化工艺和金属化工艺之前的表面清洗工艺。可以使用三种可能的金属化方案一利用e束蒸发Ti-Au、Ni和Al。可采用各种其它工艺，包括离子枪清洗或HF刻蚀在源极-漏极的金属化之前除去表面介质。
本发明允许在大面积电子学上的创新发展，并通过提供具有可与无机单晶半导体材料相比的性能以及塑料电子学的尺寸和柔性的薄膜TFT而提供了新一代电子器件。
TFT纳米线晶体管可以制造成具有接近于由传统单晶硅制造的晶体管的性能特性，最显著的是可以制造在极大玻璃或塑料衬底上，这将实现超大尺寸高密度集成和在塑料技术上提供真实硅。这种技术的潜在应用是非常广泛的，包括将纳米线TFT结合到液晶显示器(LCD)中。纳米线TFT具有远小于a-Si TFT的足迹，允许增加像素密度-例如，超高密度显示器。较小的TFT也阻挡了较少的光并具有较高的孔径比。利用纳米线TFT，外围驱动电路可以同时集成到玻璃衬底的边缘上，大大简化了制造工艺和降低了成本。纳米线TFT可以适用于需要极高像素密度的微型显示器、数字投影仪和高密度成像装置。此外，实际塑料上硅技术实现了轻的、高信息密度电子器件的发展。例如，本发明实现了在单个板上的计算和显示，并实现了耐磨的电子器件，这对警察、工作在场地中急救员、战场上的士兵以及空间和远程探测都是极其重要的。
在更广泛的意义上，本发明允许工程师在任何衬底材料上研制具有任何工业相关半导体材料的性能和材料特性的电子材料。这项技术使工程师完全独立于结构特性(即，其柔性、形状、尺寸和处理特性)而设计电子材料的功能/特性(即，导电性能、掺杂、迁移率和导通电压)。半导体纳米线元件的物理特性的选择(例如，成分、直径、长度、结晶性和密度)确定了电子性能；可以完全独立选择的衬底的性能、物理性能。同时，纳米线薄膜的高性能、容易处理性和潜在的低成本产生通用的柔性电子平台，并且不仅可用于高密度显示器和微观显示器阵列的驱动电路、射频识别标签、大面积生物传感器，而且可用于塑料上的很多新应用，如小型卡、逻辑和用于耐磨计算机的存储器，以及用于将要被识别的很多更重要的应用。
三个发展阶段描述如下(1)硅纳米线合成；(2)取向纳米线薄膜淀积；和(3)纳米线薄膜晶体管(TFT)制造。
(1)硅纳米线合成步骤1下面介绍用于硅纳米线合成的可升级的工艺。
为了表示的目的，提供纳米线悬浮液、纳米线类型和纳米线浓度的例子在乙醇中的1mg/100cc，p和n掺杂60nm直径硅纳米线，具有芯-壳结构。纳米线芯是单晶硅。纳米线壳是～2nm厚无针孔硅氧化物或氮氧化涂层，～20-50μm的长度。
合成使用金纳米颗粒催化的CVD工艺。在20-50乇的总压力下，使在He中的预确定前体气体混合物、SiH4和B2H6或PH3经过淀积在氧化物涂层硅衬底上的催化剂金颗粒之上，同时将金纳米颗粒加热到～450℃的温度。通过与金纳米颗粒接触，SiH4/B2H6分解，并且Si和B原子扩散到金纳米颗粒中并产生液体合金滴。一旦达到过饱和，Si/B原子沉淀出来并开始进行纳米线生长。连续地供给SiH4和B2H6允许纳米线连续生长，直到有意终止为止，或者由局部条件变化产生的“死亡”为止。纳米线的质量取决于金纳米颗粒的质量、在衬底上的金纳米颗粒分布的控制以及生长条件，包括温度、SiH4和B2H6或PH3的比例、SiH4的分压、和前体气体在反应器中停留的时间。
在当前举例的实施例中，使用计算机控制8”半导体炉子实现了生长。4”涂覆氧化硅的硅晶片用做衬底。
下面介绍在4”晶片上均匀地淀积金纳米颗粒的工艺。
使用商业上可获得的60纳米直径的金胶体。目标是为了以2-4颗粒每微米sq之间的密度实现金纳米颗粒的均匀淀积。关键是最小化金颗粒群形成。颗粒群可能导致不希望的较大的直径纳米线生长。淀积可采用旋涂和自组装方法。
旋涂是相当简单的工艺。淀积密度可以通过改变前体胶体中的金颗粒浓度、硅晶片的表面化学性的操纵以及改变旋转速度来控制。旋涂的缺陷可以是金胶体溶液的低利用效率。如果可以的话，可以使用制造阶段的再循环工艺。
自组装涉及建立化学性的一些用途。4”涂覆氧化硅的晶片的表面可以利用(3-氨丙基三甲氧基硅烷(APTMS)或(3-巯基丙基)-三甲氧基硅烷(MPTMS)来功能化，然后与60纳米金胶体溶液接触。将金颗粒组装到表面上。比较两种不同化学物质之间的差别，并且可以采用通过控制接触时间和接触溶液中的金颗粒浓度来控制金颗粒密度的可能性。
步骤2最佳化纳米线生长条件生长参数必须最佳化，包括SiH4和B2H6或PH3的比例、生长温度和生长时间。硅纳米线的直径分布可以由金纳米颗粒的直径分布来确定。商业上可获得的60纳米金胶体可以具有±10％的直径分布。相同的分布是我们对纳米线的目标。在更小直径的纳米生长中金纳米颗粒可以分裂成更小的纳米颗粒，这取决于生长条件。生长条件可以被最佳化以使这个事件最少。给定生长条件，可以通过改变生长时间类控制纳米线长度。硅纳米线的结晶性和掺杂剂浓度也与生长条件有关。它们可以与其它重要纳米特性一起最佳化和控制。
另一个问题是在生长条件下的SiH4和B2H6的热分解，以便生长高质量硅纳米线。这种分解可能在产品中产生不希望的硅纳米颗粒。在它们的小尺寸生长中，不容易消除热分解，但是可以通过改变生长条件使其最小化。
步骤3用于介质薄膜涂覆的处理介质涂层的质量是确定纳米线TFT的性能的关键因素。对于平面单晶硅，后来又对于非净和多晶硅，已经很好地建立了用于高质量介质涂层的方法和巩固科学原理。一般情况下，方法可以分为用于硅氧化物/氮化物介质的直接氧化/氮化和用于所有种类的介质涂层的CVD淀积。硅纳米线的专门结构性能导致选择直接氧化/氮化而不是淀积方法。然而，淀积方法也可以用做选择方法。
可以使用厚度为～2nm的二氧化硅薄涂层。60纳米直径硅纳米线的直接氧化可以在纳米线生长炉中进行。结束纳米线生长之后，反应气体混合物可能从反应管耗尽并在150℃以下的温度下用氧(5％)和氦的混合物补充。然后使炉子的温度缓慢地升高到300℃和800℃之间的值。氧化温度和氧与氦的比例、氧的分压、和氧化时间一起确定产生的氧化硅的厚度。这些条件可以被最佳化，直到获得～2nm的厚度为止。希望进行缓慢氧化，以便使缺陷、悬挂键最少，其中这些缺陷以及悬挂键将导致捕获电荷和状态。
如果氧化硅薄涂层的性能不满意，可以采用氧化硅涂覆的纳米线的直接氮化，从而产生氮氧化物涂层。较高的介电常数使氮氧化和氮化产生更具吸引力的涂层。也可以采用使用NO或NH3的气体的等离子体辅助直接氮化法。
步骤4。用于除去表面状态和捕获电荷的工艺表面状态和捕获电荷对于纳米线可能是个严重的问题，因为它们的表面与体原子比很高。用于解决这个问题的工艺在用于平面处理的半导体工业中是公知的，这些工艺适合于纳米线。首先，我们可以使用单个纳米线器件测试作为条件最佳化的反馈而在氢中进行退火。
步骤5。制备乙醇中的纳米线悬浮液用介质涂层涂覆和退火之后，从4”(或其它尺寸)晶片取出硅纳米线并通过超声波在乙醇中悬浮。纳米线可以凝聚和沉淀出来。表面活性剂如TritonX-10可以用于稳定化。
步骤6。纳米线表征纳米线的结构和电性能可以被表征。可以使用SEM和AFM用于它们的长度和直径分布的表征，高分辨率TEM用于介质薄膜涂层的厚度和均匀性、传输测量、用于它们的电性能的EFM扫描栅极AFM。表征结果可以反馈，用于精细调整合成程序和条件。
(2)取向纳米线薄膜淀积用于取向纳米线单层薄膜淀积的规模化方法将在下面说明。
结果在4”×4”玻璃或塑料如聚苯乙烯上的取向单层60nm硅纳米线膜。
取向纳米线阵列是确保纳米线TFT的源极和漏极之间的单晶导电沟道的临界条件，这就使高场效应迁移率成为可能。为了在大面积上获得高度取向的纳米线薄膜，作为平行策略可以采用两个基本方案，流体流动方案和Langmuir-Blodgett膜方案。
步骤1。用于纳米线表面改性的一般化学物质这个任务的目标是研制一种一般的一组工艺用于改性硅纳米线表面，从而制造在非极性溶剂中的稳定的纳米线悬浮液，为了实践Langmuir-Blodgett膜方案这是必须的。我们可以采用烷基-三甲氧基硅烷，从而在纳米线表面上固定疏水烷基，如辛基。这可以使纳米线可悬浮在有机溶剂如辛烷中。这些表面基对纳米线的电性能可能具有有害影响。在需要时，可以研制在纳米线薄膜形成之后用于从硅纳米线表面除去有机分子的方法(例如，氧等离子体或臭氧清洗工艺)。
步骤2用于衬底表面处理的工艺衬底的表面化学性对纳米线粘接到衬底上是很重要的。在玻璃衬底的情况下，纳米线本征地具有很好的粘性，因为玻璃和氧化硅涂覆的纳米线也具有相同的表面化学性。可以进行常规清洗和快速等离子体氧等离子体刻蚀。对于疏水性塑料衬底，我们可以首先进行氧等离子体氧化，然后使用3氨丙基三甲氧基硅烷将3-氨丙基单层固定到表面上。可以首先测试该刚性聚苯乙烯板。如果成功的话，可以接着使用柔性膜如一片聚丙烯。
步骤3流体流对准对于流体对准，我们使用悬浮在乙醇中的纳米线。流体流方案已经用于利用几百微米宽度和几英寸长度在尺度上对准纳米线。原则上，流体流对准可以延伸到非常大的面积，正如河中的原木一样。为了实现在大面积上的对准，可以使用具有可与衬底尺寸相比的横向尺寸的流体沟道。沟道的高度可以控制到小于500μm，从而纳米线溶液的主要部分靠近衬底，并且在衬底表面附近的剪切流实现了沿着流动方向的纳米线的对准。图45表示根据本发明实施例的在大面积上对准纳米线的流体单元的示意图。用于这种流体单元对准方案的详细的方法和系统例子在前面参照流体掩模1500已经描述过了，如图15A和15B所示。流体单元的入口和出口应当小心设计，以便保证沿着和穿过整个流体沟道进行均匀流动。
可以使用各种纳米线溶液浓度和流动时间来控制衬底上的纳米线表面密度/覆盖率。当希望时，衬底可以被功能化，以便增强衬底和纳米线之间的补偿作用，从而实现更高的表面覆盖率。可以进行系统研究以便实现在表面上的再现纳米线淀积。可以利用光学显微镜和/或扫描电子显微镜来研究表面覆盖率，并且可以研制合理的统计方案以便定量地表征表面覆盖率。这些研究首先在玻璃衬底上进行并且对功能化塑料衬底进行实施。
应该注意和小心地控制几个临界问题1)用于小尺寸对准的橡胶印章(聚二甲基硅氧烷)流体沟道不能在英寸到几十英寸尺寸上施加，因为该沟道由于PDMS的柔性特性而可能潜在地在中部塌陷。可以用O环或涂覆PDMS薄层来密封沟道的周边。2)在这种大尺寸尺度上，穿过和沿着整个沟道流体的不可能是均匀的，这对于均匀纳米线淀积来说是不希望的。为了实现均匀流动，应该特别注意设计和控制流体沟道入口和出口。还应该小心注意到设计溶液运输方案。可编程的自动注射泵可用于保证恒定的溶液运输速度。在实现表面上的均匀纳米线淀积方面存在高技术风险。例如，可能在靠近沟道入口的区域中比在出口附近的区域中具有更高的纳米线密度，在不小心设计沟道入口的情况下，经常在显微沟道流体对准中观察到这个现象。密度变化可以通过在对准工艺期间交替地倒置流动方向来补偿。或者，可以采用Langmuir-Blodgett膜技术，这可以提供在大面积上的均匀对准。然而，来自流体流对准的结果可以仍然用于器件制造和表征上的初始测试。
步骤4。Langmuir-Blodgett膜为了实现大面积上的均匀对准，可以使用基于Langmuir-Blodgett(L-B)膜的大尺寸组装方案。Langmuir-Blodgett对准已经用于形成纳米颗粒的薄膜和对准纳米棒。这个方案可以延伸到纳米线的对准，以便制造取向纳米线薄膜。图46表示根据本发明举例实施例的使用Langmuir-Blodgett膜在大面积上的纳米线对准的示意图。
在这个方案中，纳米线首先被功能化并悬浮在非极性溶剂中(上述步骤1)。然后将这种非极性纳米线悬浮液在L-B槽中传输到晶片表面上。在充分低的密度下，纳米线形成具有随机取向的各向同性分布。随着压缩表面，变得更难以指出随机方向和纳米线经历了向具有非轴向对称的更规则各向异性相的过渡，从而具有向列或近晶相(见图46)。实际上，在Monte-Carlo模拟和在用于薄膜纳米棒的案例对准的实际实验(例如，长宽比＝长度/直径＜10)中已经观察到这一点。因此可以实现大面积上的纳米线在晶片表面上的对准。此外，纳米线之间的方向毛细作用力和van derWaals吸引进一步增强了纳米线的平行对准和取向纳米线薄膜的形成。由于纳米线的显著大的长宽比(例如大于500)，纳米线可能经历显著的更大的电阻，从而从随机取向旋转到彼此平行。这个潜在的问题可以例如通过在表面压缩之前感应某个预对准来解决。还可以采用大量策略来实现这个目标。例如，流体工艺可以组合以便实现某些预对准。还可以施加电场以便增强线的对准。然后将晶片上的对准纳米线传输到所希望的衬底上。纳米线密度可以通过表面活性剂和纳米线的比例和通过表面压缩量来控制。在晶片表面上形成对准纳米线薄膜之后，可以将其传输到任何衬底上。在传输期间可以使用不同的传输协议来避免干扰对准。表面覆盖率可以使用上述相同方案来表征。
(3)TFT制造和表征在当前例子中制造硅纳米线TFT，其具有～1000cm2/V·s的场效应迁移率、大于107的导通/截止比和小于2.0V的阈值电压，如下所述。
结果在玻璃衬底和聚苯乙烯衬底上的硅纳米线TFT的1000×1000阵列。
尽管已经使用单纳米线作为导电沟道而证实了FET，但是这些FET的施加通常存在在各个器件之间的大差异。这个差异可能是由于缺乏合成控制、形成欧姆接触的可靠手段以及大面表面捕获状态造成的。实现可靠的和可控制的电特性对于TFT的任何实际应用都是关键的。为了实现器件特性的高水平控制，单独纳米线的电子性能必须高度可再现的和可控制的。纳米线的电子质量控制可以使用单个纳米线FET结构来表征和最佳化。利用很好地控制的电子性能，可以在包括玻璃和塑料的不同衬底上制造纳米线薄膜晶体管器件。
步骤1。使用单个纳米线FET用于可靠金属花处理的工艺单个纳米线晶体管FET器件可以用做测试媒介物，以便发展可靠的金属化处理。可以使用电子束印刷或光刻在SiO2/Si表面上制造单个纳米线FET器件。衬底硅可以是球形背栅，并且两个金属电极可用做源极和漏极(图47)。在金属化之前，可以进行合适的表面清洗工序，从而从纳米线薄膜上除去氧化物并保证纳米线和接触金属之间的良好接触。平面硅技术可用做选择合适接触金属和工艺协议的参考点。各种策略，包括离子枪清洗，或HF刻蚀可用于在源极-漏极的金属化之前除去表面介质。可以使用电子束蒸发或溅射工艺测试和优化不同的金属化方案(例如，Ti/Au、Ni/Au、Al)。已经注意到纳米线的表面处理(经过热退火和氢等离子体退火)及其对电子性能的影响。器件行为可以使用半导体分析仪来表征。包括与栅极相关的两端测量和四端测量的各个测量结构以及电力显微镜可用于表征器件行为。可以在理论上严格模拟器件结构，从而获得所有关键晶体管参数，包括载流子浓度和迁移率、阈值电压、导通/截止比等。由电测试和理论模拟产生的结果可以进一步反馈，从而优化金属化处理，直到获得可靠工艺为止。这可能是用于制造纳米线TFT的标准金属化处理。单个纳米线FET也可用于纳米线资格测试。鉴于纳米线的合成条件和电子参数可以构成数据库，并且该数据库可以进一步用于引导更加可控的合成和器件制造工艺。
图47表示根据本发明举例实施例的单一纳米线场效应晶体管的平面图和透视图。单个纳米线FET用做基本器件几何形状，以便表征和优化单独纳米线的电传输性能。图47中所示的各个透视图表示典型器件的扫描电子显微镜(SEM)图像。在这个器件中，硅衬底可用做背栅，并且两个金属电极可用做源-漏接触。
步骤2。球形背栅型纳米线TFT这个任务的目标是为了证实和表征使用上述相同的器件结构由具有不同表面密度的纳米线薄膜制造的纳米线TFT。用于制造单个纳米线器件识别的可靠协议可应用于纳米线薄膜晶体管。可以使用具有不同表面密度的纳米线薄膜制造TFT器件，从而利用桥接源极和漏极的可变量的纳米线实现单独的TFT器件。可以使用半导体分析仪来表征作为纳米线薄膜密度的函数的器件行为，如电流值、导通/截止比、阈值电压和栅极漏电流，并且可以在理论上模拟器件行为以便计算临界器件参数，包括迁移率值。进而模拟可用于引导器件结构的设计，从而实现所希望的器件功能。这些研究可以使用硅作为背栅在SiO2/Si衬底上进行研究，因为对于器件制造和模拟来说这是相对容易的方式。在这个任务结束时，可以形成可靠的协议，以便制造具有可变纳米线密度和可控器件行为的TFT。
步骤3。玻璃和塑料上的局部栅极型纳米线FET例如介绍在玻璃和塑料上制造纳米线TFT和TFT阵列，目标是实现～1000cm2/V·s左右的迁移率。采用了使用局部构图的栅极的TFT。使用Si/SiO2或Si/Si3N4芯-壳纳米线制造局部栅极TFT结构，其中SiO2或Si3N4壳可用做栅极介质，并且附加的金属电极可用做栅极(图48)。
图48A和48B表示根据本发明实施例的局部栅极纳米线薄膜晶体管的透视图。图48A表示具有在纳米线薄膜下面形成的栅极以及从纳米线薄膜的顶部形成的源极和漏极的交错结构，其中除去了介质覆盖层。图48B表示具有在纳米线薄膜顶部形成的所有接触的TFT结构。
可以测试底部接触和顶部接触栅极结构，从而保证最低开关电压、最大导通/截止比和最底漏电流。所有这些测试都是首先在玻璃衬底上进行的，然后施加于塑料。结果是，可以在玻璃和塑料衬底上以可控器件特性(载流子迁移率～1000cm2/V·s、可控阈值(小于2.5V)、电流值(1μA-1mA)和导通/截止比(大于106))制造单独的纳米线TFT。
步骤4。集成的纳米线TFT阵列由于利用所希望的器件特性用于在玻璃和被选塑料上制造单独局部栅极TFT而识别可靠的协议，因此它可以应用于在4×4”玻璃和塑料衬底上制造集成TFT器件阵列。可以使用多级光刻来构图纳米线薄膜和形成用于集成TFT阵列的源-漏、栅极。应该特别注意精确的器件结构设计和器件制造工艺设计。非晶硅和多晶硅TFT的成熟技术可用做这种设计的参考点。在结束时，可以制造1000×1000纳米线TFT阵列，并进一步构成为逻辑电路，从而制造逻辑功能。
包括纳米线层的电子器件，与单晶、非晶和多晶半导体材料组合的纳米线层在本发明的另一方案中，可以使用包括多个纳米线薄膜层的结构制造电子器件。换言之，可以堆叠多层纳米线薄膜，如上述各个实施例，从而制造器件。
例如，在实施例中，在衬底上淀积第一多个纳米线，从而形成第一纳米线薄膜层。在第一纳米线薄膜上淀积第二多个纳米线，从而形成第二纳米线薄膜层。任何数量的附加多个纳米线也可以淀积在前面的纳米线薄膜层上，以便形成堆叠的附加薄膜层。
为了表示目的，参照两个薄膜层实施例，不同地掺杂第一和第二层的纳米线。例如，第一层可包括p掺杂的纳米线，第二层可包括n掺杂的纳米线。这样，由此在第一和第二薄膜层的纳米线之间的相交点/相交部位上形成如p-n结等结。
可以形成接触，从而在结性能基础上形成电子器件。例如，在二极管实施例中，可以形成耦合到第一薄膜的纳米线上的第一接触，并且可以形成耦合到第二薄膜的纳米线的第二接触。这样，可以形成两端p-n二极管。可以利用相同方式形成三端和其它端数量器件，如晶体管。
注意到第一薄膜层的纳米线优选彼此平行对准，并且第二薄膜层的纳米线优选彼此平行对准。但是，在选择方案中，第一和/或第二薄膜层的纳米线可以随机取向。
在另一实施例中，形成电子器件，包括混合纳米线单晶半导体结构。例如，形成单晶半导体条/薄膜。例如，可以通过刻蚀晶片，如绝缘体上硅(SOI)晶片，来形成单晶条。此外，单晶半导体条/薄膜可以形成为具有按照特别应用所需的任何形状或尺寸。在条的顶部淀积多个纳米线。在纳米线和单晶半导体条之间的相交点上形成结，如p-n结。例如，可以利用第一种方式掺杂单晶半导体条(例如n或p掺杂)，并用不同方式(例如，p或n掺杂)掺杂纳米线。这样，可以在条与纳米线的相交部位形成p-n结。
可以形成接触，以便基于这些结的性能而制成电子器件。例如，在二极管实施例中，可以形成耦合到单晶半导体条上的第一接触，并且可以形成耦合到纳米线薄膜的第二接触。这样，可以形成两端p-n二极管。可以利用相同方式形成三端和其它端数量器件，如晶体管。
多个纳米线的纳米线优选彼此平行对准，但是也可以随机取向。
在另一实施例中，形成包括混合纳米线-非晶/多晶半导体结构的电子器件。例如，非晶或多晶半导体薄膜可以淀积在衬底上。多个纳米线淀积在薄膜图形上。在纳米线和非晶/多晶半导体薄膜图形之间的相交点/相交部位上形成结，如p-n结。例如，可以利用第一方式(例如n或p掺杂)掺杂非晶或多晶半导体薄膜，并用不同方式(例如，p或n掺杂)掺杂纳米线。这样，可以在非晶或多晶半导体薄膜与纳米线的相交部位形成p-n结。
可以形成接触，以便基于这些结的性能而制成电子器件。例如，在二极管实施例中，可以形成耦合到非晶或多晶半导体薄膜上的第一接触，并且可以形成耦合到纳米线薄膜的第二接触。这样，可以形成两端p-n二极管。可以利用相同方式形成三端和其它端数量器件，如晶体管。
多个纳米线的纳米线优选彼此平行对准，但是也可以随机取向。
在举例实施例中，可以使用这些结构制成发光器件。例如，可以在纳米线的预定比例选择发光半导体纳米线，如发射红、绿和蓝光的发光半导体纳米线。在预定比例选择的纳米线可以混合在溶液中。纳米线混合物流过单晶、非晶或多晶半导体条/薄膜。如上所述，可以形成接触，从而制成发光电子器件，如两接触/端器件中的发光二极管。根据发光纳米线的被选混合物，通过发光电子器件可以发射任何颜色的光，包括白光。
本发明的应用根据本发明的实施例，各个电子器件和系统可以结合具有纳米线薄膜的半导体或其它类型器件。下面介绍用于本发明的一些应用例子，这是例子只是用于表示目的的， 而不是限制的。这里所述的应用可以包括纳米线的对准或非对准薄膜，并且可包括纳米线的复合物或非复合薄膜。
本发明的半导体器件(或其它类型器件)可以耦合到其它电子电路的信号上，和/或可以与其它电子电路集成在一起。本发明的半导体器件可以形成在大衬底上，它后来可以分开或切割成更小的衬底。此外，在大衬底上(即，基本上大于常规半导体晶片的衬底)，可以互连在其上根据本发明形成的半导体器件。
本发明可以结合在需要单个半导体器件的应用中，和结合到多个半导体器件中。例如，本发明特别可适用于其上形成多个半导体器件的大面积、宏观电子衬底。这种电子器件可以包括用于有源矩阵液晶显示器(LCD)、有机LED显示器、场发射型显示器的显示器驱动电路。其它有源显示器可以由纳米线聚合物、量子点聚合物复合物(该复合物可以用做发射极和有源驱动矩阵)形成。本发明还可应用于小型图书馆、信用卡、大面积阵列传感器和射频识别(RFID)标签，包括小型卡、小型存货标签等。
本发明还可适用于数字和模拟电路应用。特别是，本发明可应用于需要在大面积衬底上超大规模集成的应用。例如，本发明饿纳米线薄膜实施例可以在逻辑电路、存储电路、处理器、放大器和其它数字和模拟电路中实施。
本发明可以施加于光电应用。在这些应用中，使用透明导电衬底来增强特定光电器件的光电性能。例如，这种透明导电衬底可以用做氧化铟锡(ITO)等的柔性、大面积替换物。衬底可以用纳米线薄膜涂覆，这些纳米线薄膜形成得具有大带隙，即大于可见光，从而她应该是不吸收的，但是应该形成为具有与将要形成在其顶部的光电器件的有源材料对准的HOMO或LUMO带。透明导体可以位于吸收光电材料的两侧上，从而将电流从光电器件运走。可以选择两种不同纳米线材料，一种具有与光电材料HOMO带对准的HOMO，另一种具有与光电材料的LUMO对准的LUMO。两种纳米线材料的带隙可以选择使其远大于光电材料的带隙。根据本实施例，可以轻掺杂纳米线，以便减小纳米线薄膜的电阻，同时允许衬底保持基本上不吸收。
因此，军用和消费者产品的宽范围可以结合本发明的纳米线薄膜实施例。例如，这些产品可以包括个人计算机、工作站、服务器、网络器件、操纵电子器件如PDA和掌中驾驶仪、电话(例如蜂窝和标准)、无线电接收装置、电视机、电子游戏装置和游戏系统、家庭安全系统、汽车、飞行器、船、其它家用和商业用装置等。
结论前面已经介绍了本发明的各个实施例，应该理解的是它们只是举例而已，并不起限定作用。本领域技术人员显然能理解在不脱离本发明的精神和范围的情况下可以在形式和细节上进行各种修改。这样，本发明的范围应该不受任何上述典型实施例的限制，而是应该只是根据所附权利要求书及其等效形式来限定。
权利要求
1.一种制造电子器件的方法，包括(A)以薄膜形式在衬底上淀积多个纳米线；和(B)在衬底上形成第一和第二电接触，其中薄膜的至少一个纳米线将第一电接触耦合到第二电接触上。
2.根据权利要求1的方法，其中多个纳米线包括多个热电纳米线，其中步骤(A)包括以热电纳米线薄膜的形式向衬底上淀积多个热电纳米线；由此该电子器件在工作期间呈现热电特性。
3.根据权利要求1的方法，其中多个纳米线包括多个压电纳米线，其中步骤(A)包括以压电纳米线薄膜的形式向衬底上淀积多个压电纳米线；由此该电子器件在工作期间呈现压电特性。
4.根据权利要求1的方法，其中多个纳米线包括多个磁性纳米线，其中步骤(A)包括以磁性纳米线薄膜的形式向衬底上淀积多个磁性纳米线；由此该电子器件在工作期间呈现磁特性。
5.根据权利要求1的方法，其中多个纳米线包括多个铁电纳米线，其中步骤(A)包括以铁电纳米线薄膜的形式向衬底上淀积多个铁电纳米线；由此该电子器件在工作期间呈现铁电特性。
6.根据权利要求1的方法，其中多个纳米线包括多个金属纳米线，其中步骤(A)包括以金属纳米线薄膜的形式向衬底上淀积多个金属纳米线。
7.根据权利要求1的方法，其中多个纳米线包括多个过渡金属氧化物纳米线，其中步骤(A)包括以过渡金属氧化物纳米线薄膜的形式向衬底上淀积多个过渡金属氧化物纳米线。
8.根据权利要求1的方法，其中步骤(B)包括在衬底上的至少一部分多个纳米线上形成第一和第二电接触。
9.根据权利要求1的方法，其中步骤(A)包括在步骤(B)中衬底上形成第一和第二电接触之后向衬底上淀积多个纳米线。
10.根据权利要求1的方法，其中第一电接触是源极，并且第二电接触是漏极，其中步骤(B)包括在衬底上形成源极和漏极。
11.根据权利要求10的方法，还包括(C)在衬底上形成栅极。
12.根据权利要求11的方法，其中步骤(C)包括在衬底上的多个纳米线的至少一部分上形成栅极。
13.根据权利要求11的方法，其中步骤(A)包括在步骤(C)中在衬底上形成栅极之后，向衬底上淀积多个纳米线。
14.根据权利要求1的方法，其中第一电接触是阴极，第二电接触是阳极，其中步骤(B)包括在衬底上形成阴极和阳极。
15.根据权利要求1的方法，其中步骤(A)包括向衬底上淀积多个纳米线，使纳米线相对于它们的长轴随机地对准。
16.根据权利要求1的方法，还包括(E)对准纳米线，使它们的长轴基本上平行。
17.一种具有多个电子器件的电子衬底，包括衬底；形成在所述衬底上的纳米线薄膜，其中所述纳米线薄膜限定多个半导体器件区域；和形成在所述半导体器件区域中的多个接触对，由此给半导体器件提供电连接性，其中每个接触对具有耦合在其间的纳米线薄膜的至少一个纳米线。
18.根据权利要求17的电子衬底，其中纳米线薄膜包括多个热电纳米线。
19.根据权利要求17的电子衬底，其中纳米线薄膜包括多个压电纳米线。
20.根据权利要求17的电子衬底，其中纳米线薄膜包括多个磁性纳米线。
21.根据权利要求17的电子衬底，其中纳米线薄膜包括多个铁电纳米线。
22.根据权利要求17的电子衬底，其中纳米线薄膜包括多个金属纳米线。
23.根据权利要求17的电子衬底，其中纳米线薄膜包括多个过渡金属氧化物纳米线。
24.根据权利要求17的电子衬底，其中接触对形成在衬底上的多个纳米线的至少一部分上。
25.根据权利要求17的电子衬底，其中在衬底上形成多接触对之后，在衬底上形成纳米线薄膜。
26.根据权利要求17的电子衬底，其中每个接触对包括源极和漏极。
27.根据权利要求26的电子衬底，其中栅极形成在衬底上并对应每个接触对。
28.根据权利要求27的电子衬底，其中栅极形成在纳米线薄膜上。
29.根据权利要求27的电子衬底，其中在衬底上形成栅极之后，在衬底上形成纳米线薄膜。
30.根据权利要求17的电子衬底，其中每个接触对包括阴极和阳极。
31.根据权利要求17的电子衬底，其中纳米线薄膜的纳米线彼此随机地对准。
32.根据权利要求17的电子衬底，其中纳米线薄膜的纳米线对准，使它们的长轴基本上平行。
33.一种制造用在一个或多个半导体器件中的薄膜的方法，包括(A)形成p掺杂的第一多个纳米线；(B)形成n掺杂的第二多个纳米线；和(C)将第一多个纳米线和第二多个纳米线淀积到衬底上，从而形成包括n掺杂p和掺杂纳米线的纳米线薄膜；由此纳米线薄膜呈现n掺杂和p掺杂纳米线的特性。
34.根据权利要求33的方法，还包括(D)允许n掺杂和p掺杂纳米线的混合物在衬底上固定。
35.根据权利要求34的方法，还包括(E)在衬底的预定区域中形成至少第一和第二电接触，其中步骤(D)包括允许n掺杂和p掺杂纳米线与至少第一和第二电接触的每个固定接触。
36.根据权利要求33的方法，其中步骤(C)包括(1)在衬底的第一区域中淀积第一多个纳米线；和(2)在衬底的第二区域上淀积第二多个纳米线；其中纳米线薄膜包括在衬底上的区域性分段的n掺杂和p掺杂纳米线。
37.根据权利要求33的方法，其中步骤(C)包括(1)在衬底上淀积第一多个纳米线，从而形成纳米线薄膜的第一子层；和(2)在第一子层上淀积第二多个纳米线，从而在第一子层上形成纳米线薄膜的第二子层。
38.根据权利要求33的方法，其中步骤(C)包括(1)在衬底上淀积第二多个纳米线，从而形成纳米线薄膜的第一子层；和(2)在第一子层上淀积第一多个纳米线，从而在第一子层上形成纳米线薄膜的第二子层。
39.根据权利要求33的方法，其中步骤(C)包括将第一多个纳米线和第二多个纳米线混合；和在衬底上淀积混合的第一多个和第二多个纳米线，从而形成纳米线薄膜。
40.根据权利要求33的方法，其中所述步骤(A)和(B)各包括掺杂纳米线的芯。
41.根据权利要求33的方法，其中所述步骤(A)和(B)各包括掺杂纳米线的壳。
42.根据权利要求33的方法，其中所述步骤(A)和(B)各包括掺杂纳米线的芯和壳。
43.一种具有n和p掺杂材料的工作特性的半导体器件，包括衬底；在衬底上形成的多个电接触；和粘接到衬底上并与多个电接触的每个进行接触的n掺杂纳米线和p掺杂纳米线的薄膜。
44.根据权利要求43的半导体器件，其中n掺杂和p掺杂纳米线的薄膜包括包括粘接到衬底的多个n掺杂纳米线的第一区域；包括粘接到衬底的多个p掺杂纳米线的第二区域；其中第一区域和第二区域基本上是不重叠的。
45.根据权利要求43的半导体器件，其中n掺杂和p掺杂纳米线的薄膜包括包括多个n掺杂纳米线的第一子层；和包括多个p掺杂纳米线的第二子层。
46.根据权利要求43的半导体器件，其中n掺杂和p掺杂纳米线的薄膜包括n掺杂纳米线和p掺杂纳米线的混合物。
47.一种制造电子器件的方法，包括(A)形成多个纳米线，使每个纳米线具有沿着其长轴的用第一掺杂剂掺杂的至少一个第一部分和用第二掺杂剂掺杂的至少一个第二部分，每个纳米线具有基本上等于第一距离的在第一和第二部分的连续结之间的间隔；(B)在衬底上形成一对电接触，其中电接触之间的距离大致等于第一距离；和(C)在衬底上淀积多个纳米线，其中多个纳米线中的至少一个纳米线将第一电接触耦合到第二电接触上。
48.根据权利要求47的方法，其中步骤(A)包括生长每个纳米线，其中所述生长步骤包括(1)每个纳米线的长轴形成掺杂第一部分和掺杂第二部分的交替图形。
49.根据权利要求48的方法，其中步骤(1)包括交替输送包括第一掺杂剂的第一纳米线源材料和包括第二掺杂剂的第二纳米线源材料。
50.根据权利要求47的方法，其中其中步骤(A)包括生长每个纳米线；和掺杂生长的每个纳米线，使其沿着其长轴具有交替的掺杂第一部分和掺杂第二部分。
51.一种在衬底上制造电子器件的方法，包括(A)形成多个纳米线，每个纳米线沿着其长轴具有掺杂部分的多个重复图形，重复图形的每个图形具有基本上等于第一距离的长度；(B)在衬底上形成多个电接触，其中多个电接触中的一对电接触之间的距离大致等于第一距离；(C)在衬底上淀积多个纳米线，其中多个纳米线粘接到多个电接触上。
52.根据权利要求51的方法，其中步骤(A)包括(1)生长每个纳米线，从而包括沿着其长轴串联的掺杂部分的多个重复图形。
53.根据权利要求52的方法，其中步骤(1)包括(i)根据第一图形生长每个纳米线，其中第一图形包括串联的第一部分和第二部分，其中第一部分包括第一掺杂剂和第二部分包括第二掺杂剂；和(ii)重复步骤(i)至少一次，从而沿着每个纳米线的长轴重复第一图形。
54.根据权利要求52的方法，其中步骤(1)包括(i)根据第一图形生长每个纳米线，其中第一图形包括串联的第一部分、第二部分和第三部分，其中第一和第三部分包括第一掺杂剂；和(ii)重复步骤(i)至少一次，从而沿着每个纳米线的长轴重复第一图形。
55.根据权利要求54的方法，其中步骤(i)包括生长第二部分，从而包括第二掺杂剂。
56.根据权利要求54的方法，其中步骤(i)包括生长第二部分，使其是本征的。
57.根据权利要求51的方法，其中步骤(A)包括生长每个纳米线；和掺杂每个生长的纳米线，从而具有沿着其长轴的掺杂部分的重复图形。
58.根据权利要求57的方法，其中步骤(1)包括(i)根据第一图形掺杂每个生长的纳米线，其中第一图形包括串联的第一部分和第二部分，其中第一部分包括第一掺杂剂，第二部分包括第二掺杂剂；和(ii)重复步骤(i)至少一次，从而沿着每个生长的纳米线的长轴重复第一图形。
59.根据权利要求57的方法，其中步骤(1)包括(i)根据第一图形掺杂每个生长的纳米线，其中第一图形包括串联的第一部分、第二部分和第三部分，其中第一和第三部分包括第一掺杂剂；和(ii)重复步骤(i)至少一次，从而沿着每个生长的纳米线的长轴重复第一图形。
60.根据权利要求59的方法，其中步骤(i)包括用第二掺杂剂掺杂第二部分。
61.根据权利要求59的方法，其中步骤(i)包括允许第二部分是本征的。
62.根据权利要求51的方法，其中多个电接触包括阳极和阴极，其中步骤(B)包括在衬底上形成阳极和阴极，从而具有大致等于第一距离的其间的距离。
63.根据权利要求51的方法，其中多个电接触包括漏极、栅极和源极，其中步骤(B)包括在衬底上形成漏极和栅极，从而具有大致等于第一距离的其间的距离；和在衬底上形成源极，从而使源极和栅极之间的距离大致等于第一距离。
64.一种电子器件，包括衬底；形成在所述衬底上的第一和第二电接触；和多个纳米线，其中每个纳米线具有沿着其长轴的p掺杂部分和n掺杂部分的交替图形，每个纳米线具有大致等于第一距离的所述p掺杂部分和所述n掺杂部分的连续结之间的间隔，其中至少一个纳米线将所述第一电接触耦合到所述第二电接触上；其中所述第一电接触和第二电接触之间的距离大致等于所述第一距离。
65.根据权利要求64的器件，其中所述第一电接触是源极，所述第二电接触是栅极，还包括形成在所述衬底上的源极，其中源极和栅极之间的距离大致等于所述第一距离。
66.根据权利要求64的器件，其中所述第一电接触是阴极，所述第二电接触是阳极。
67.一种制造发光薄膜的方法，包括(A)选择至少一种发光半导体纳米线材料；(B)用被选择的至少一种发光半导体纳米线材料形成多个纳米线；(C)掺杂每个纳米线，使每个纳米线包括至少一个P-N结；(D)在衬底上淀积多个纳米线。
68.根据权利要求67的方法，还包括(E)在衬底上形成第一电接触和第二电接触，其中至少一个纳米线将第一电接触耦合到第二电接触上。
69.根据权利要求68的方法，其中步骤(D)是在步骤(C)之前进行的
70.根据权利要求68的方法，其中步骤(E)包括在衬底上的多个纳米线的至少一部分上形成第一和第二电接触。
71.根据权利要求68的方法，其中第一电接触是源极，第二电接触是漏极，还包括(F)在衬底上形成栅极。
72.根据权利要求68的方法，第一电接触是阴极，第二电接触是阳极，其中步骤(E)包括(F)在衬底上形成阴极和阳极。
73.根据权利要求67的方法，其中步骤(C)包括掺杂每个纳米线，使其具有交替的N和P掺杂部分，每个纳米线具有大致等于第一距离的交替掺杂部分之间的连续结之间的间隔。
74.根据权利要求73的方法，还包括(E)在衬底上形成第一电接触和第二电接触，其中至少一个纳米线将第一电接触耦合到第二电接触上，其中第一和第二电接触之间的距离大致等于第一距离。
75.根据权利要求67的方法，其中在步骤(A)中选择的至少一种发光半导体材料包括荧光、磷光、电致发光、和阴极发光材料中的至少一种，其中步骤(B)包括用荧光、磷光、电致发光、和阴极发光材料中的被选至少一种材料形成多个纳米线。
76.根据权利要求67的方法，其中在步骤(A)中选择的至少一种发光半导体材料包括多种荧光材料，其中步骤(B)包括用被选的多种荧光材料形成多个纳米线。
77.根据权利要求67的方法，其中步骤(B)包括形成多个纳米线，使每个纳米线具有大致相等的直径。
78.根据权利要求67的方法，其中步骤(B)包括形成多个纳米线，使其包括具有多个直径的纳米线。
79.根据权利要求67的方法，其中步骤(A)包括(1)选择多种发光半导体纳米线材料，使每种被选发光半导体纳米线材料发射不同于其它被选发光半导体纳米线材料的颜色的光。
80.根据权利要求79的方法，其中步骤(1)包括选择多种发光半导体纳米线材料，从而由该薄膜发射白光。
81.根据权利要求67的方法，其中步骤(A)包括选择至少一种发光半导体纳米线材料，从而由薄膜发射粉红色、红色、橙色、黄色、绿色、蓝色、紫色、深蓝紫色、紫罗兰色、褐色、红外线、近红外线或紫外光。
82.根据权利要求67的方法，其中步骤(D)是在步骤(C)之前进行的。
83.根据权利要求67的方法，其中步骤(C)是在步骤(D)之前进行的。
84.一种制造发光半导体器件的方法，包括(A)选择至少一种发光半导体纳米线材料；(B)用被选择的至少一种发光半导体纳米线材料形成多个纳米线；(D)在衬底上淀积多个纳米线；和(E)在衬底上形成第一电接触和第二电接触，其中至少一个纳米线将第一电接触耦合到第二电接触上；其中在器件工作期间，从纳米线与第一和第二电接触之一的结发射光。
85.根据权利要求84的方法，其中通过将至少一个纳米线耦合到第一和第二电接触之一上而形成肖特基二极管。
86.一种发光半导体器件，包括衬底；形成在所述衬底上的第一和第二电接触；和多个纳米线，每个纳米线包括至少一个发光半导体纳米线材料，其中至少一个纳米线将第一电接触耦合到第二电接触上；其中所述多个纳米线固定在所述衬底上并与两个电接触进行接触。
87.根据权利要求86的器件，其中在器件工作期间，从纳米线与第一和第二电接触之一的结发射光。
88.根据权利要求86的器件，其中掺杂每个纳米线，使其具有p-n结。
89.根据权利要求86的器件，其中所述一对电接触之间的距离大致等于第一长度；其中掺杂每个纳米线，使其沿着其各个长轴具有多个p-n结，每个纳米线具有大致等于所述第一长度的相邻p-n结之间的间隔。
90.根据权利要求86的器件，其中所述每个纳米线包括荧光纳米线材料。
91.根据权利要求90的器件，其中所述荧光纳米线材料包括GaN。
92.根据权利要求90的器件，其中所述荧光纳米线材料包括CdSe、InP、CdS、CdTe、ZnS、ZnSe、ZnO；PbSe、PbTe、PbS、HgTe、HgSe、和HgS中的至少一种。
93.根据权利要求86的器件，其中所述多个纳米线包括多个荧光纳米线材料。
94.根据权利要求86的器件，其中所述多个纳米线的所有纳米线具有基本相同的直径。
95.根据权利要求86的器件，其中所述多个纳米线包括具有多个直径的纳米线。
96.根据权利要求86的器件，其中在工作期间半导体器件发射粉红色、红色、橙色、黄色、绿色、蓝色、紫色、深蓝紫色、紫罗兰色、褐色、红外线、近红外线或紫外光。
97.根据权利要求86的器件，其中半导体器件在工作期间发射白光。
98.一种在靶表面上定位纳米线的方法，包括(A)使流体掩模的第一表面与靶表面配合，使形成在流体掩模的第一表面中的至少一个沟道覆盖靶表面的一部分；(B)使含有多个纳米线的液体流过至少一个沟道；和(C)允许包含在流过至少一个沟道的液体中的纳米线定位在被至少一个沟道覆盖的靶表面的一部分上。
99.根据权利要求98的方法，还包括(D)使所述液体不连续地流过至少一个沟道，从而允许纳米线保持定位在靶表面的一部分上。
100.根据权利要求98的方法，其中至少一个沟道包括形成在第一表面中的多个沟道，其中步骤(B)包括使含有多个纳米线的液体流过多个沟道。
101.根据权利要求100的方法，其中多个沟道的每个沟道覆盖靶表面的相应部分，其中步骤(C)包括允许包含在流过多个沟道的液体中的纳米线定位在被多个沟道的每个沟道覆盖的靶表面的相应部分上。
102.根据权利要求98的方法，其中靶表面具有形成在其上的多个导电结构，其中步骤(C)包括在多个导电结构的导电结构与至少一个纳米线之间形成至少一个接点。
103.根据权利要求98的方法，其中步骤(B)包括使定位靶表面的部分上的纳米线基本上平行于流过至少一个沟道的液体的流动方向而取向。
104.根据权利要求98的方法，还包括(D)选择液体中的纳米线的密度。
105.根据权利要求104的方法，其中步骤(D)还包括选择液体中的纳米线的密度，从而在步骤(C)中允许足够量的纳米线定位在靶表面的覆盖部分上，以便在靶表面的覆盖部分上形成电连接。
106.一种用于在靶表面上定位纳米线的设备，包括具有第一表面的主体，构成为与靶表面配合；形成在所述第一表面中的至少一个沟道；形成在所述主体中的输入口，从而给所述至少一个沟道输送纳米线流；和形成在所述主体中的输出口，从而从所述至少一个沟道除去纳米线流；其中所述至少一个沟道形成得在所述主体的所述第一表面与靶表面配合时，允许所述纳米线流的纳米线定位在被所述至少一个沟道覆盖的靶表面的部分上。
107.根据权利要求106的设备，其中所述至少一个沟道包括形成在所述第一部分中的多个沟道。
108.根据权利要求106的设备，其中所述靶表面是半导体晶片表面。
109.根据权利要求108的设备，其中所述半导体晶片表面包括形成在其上的集成电路阵列。
110.根据权利要求106的设备，其中所述靶表面是衬底表面。
111.根据权利要求106的设备，其中所述纳米线流包括含有多个纳米线的液体。
112.根据权利要求106的设备，其中靶表面具有形成在其上的多个导电迹线，其中所述至少一个沟道允许所述纳米线流的纳米线在所述多个导电迹线的导电迹线之间形成至少一个接点。
113.根据权利要求106的设备，其中定位在部分靶表面上的所述纳米线基本上平行于通过所述至少一个沟道的流动方向进行取向。
114.根据权利要求106的设备，其中所述至少一个沟道的沟道宽度在1μm到1000μm的范围内。
115.一种用于向靶表面施加纳米线的系统，包括提供纳米线溶液的溶液源，其中所述纳米线溶液包括含有多个纳米线的液体；和耦合到所述溶液源的喷嘴，其中所述喷嘴具有至少一个输出口；其中所述喷嘴引导纳米线溶液穿过所述至少一个输出口到达靶表面上，所述纳米线溶液的所述纳米线被引导到靶表面上，从而在所述靶表面上基本上彼此平行地对准。
116.根据权利要求115的系统，其中所述喷嘴具有多个输出口。
117.根据权利要求116的系统，其中所述多个输出口向靶表面的重叠部分施加纳米线溶液。
118.根据权利要求116的系统，其中所述多个输出口向靶表面的多个非重叠部分施加纳米线溶液。
119.根据权利要求115的系统，其中所述至少一个输出口的输出口宽度在1μm到1000μm的范围内。
120.根据权利要求115的系统，其中所述至少一个输出口的输出口宽度大于或等于所述多个纳米线的长度。
121.一种用于基本上对准地向靶表面上施加纳米线的方法，包括(A)提供纳米线溶液，其中纳米线溶液包括含有多个纳米线的液体和(B)通过喷嘴的至少一个输出口将纳米线溶液引导到靶表面上；其中步骤(B)包括使纳米线在靶表面上基本上彼此平行对准的步骤。
122.根据权利要求121的方法，其中步骤(B)还包括将纳米线溶液引导到靶表面的重叠部分。
123.根据权利要求121的方法，其中步骤(B)还包括将纳米线溶液引导到靶表面的非重叠部分。
124.根据权利要求121的方法，其中步骤(B)还包括施加压力，以便强迫纳米线溶液流过喷嘴的至少一个输出口并到达靶表面上。
125.根据权利要求121的方法，其中靶表面是衬底，其中步骤(B)还包括通过喷嘴的至少一个输出口将纳米线溶液引导到衬底上。
126.根据权利要求121的方法，其中靶表面是晶片，其中步骤(B)还包括通过喷嘴的至少一个输出口将纳米线溶液引导到晶片上。
127.根据权利要求121的方法，其中靶表面是基本上连续的板，其中步骤(B)还包括通过喷嘴的至少一个输出口将纳米线溶液引导到该板上；其中该方法还包括(C)相对于喷嘴调整板的位置。
128.根据权利要求121的方法，还包括(C)使纳米线固定到靶表面上。
129.根据权利要求128的方法，其中步骤(C)包括使靶表面上的纳米线溶液固化。
130.根据权利要求121的方法，其中步骤(C)包括给靶表面施加电荷。
131.一种制造具有多个半导体器件的大面积、宏电子衬底的方法，包括(A)通过喷嘴的至少一个输出口将纳米线溶液引导到衬底上，以形式具有纳米线的足够的密度的纳米线薄膜，从而实现工作电流密度；(B)对多个纳米线薄膜进行构图，从而限定多个半导体器件区域；和(C)在半导体器件区域中形成欧姆接触，由此提供到多个半导体器件的电连接。
132.根据权利要求131的方法，其中步骤(A)包括使纳米线薄膜的纳米线基本上对准。
133.根据权利要求131的方法，还包括(D)使纳米线薄膜固化。
134.根据权利要求131的方法，还包括(D)给靶表面施加电荷。
135.一种设计具有高电子迁移率的导电纳米线的方法，包括(A)选择半导体材料；和(B)确定由选择的半导体材料制成的纳米线的最大直径，使其提供实质的电子量子限制。
136.根据权利要求135的方法，其中步骤(B)包括如下计算最大直径 其中h＝普朗克常数÷2π＝6.626×10-34J-sec÷(2×3.1416)(或4.14×10-15eV-sec÷2×3.1416)＝1.0545×10-34J-sec(6.589×10-16eV-sec)；meff＝被选半导体材料的有效质量；N＝预定系数；Kb＝麦克斯韦常数＝8.62×10-5eV/°K；和T＝工作温度；其中在室温下，kbT＝.0259eV。
137.根据权利要求135的方法，包括(C)由被选半导体材料形成多个纳米线，多个纳米线的每个纳米线形成为具有小于或等于预定最大直径。
138.根据权利要求135的方法，其中步骤(1)包括选择半导体材料为Si、Ge、AlN、AlSb、GaN、GaP、GaAs、InN、InP、InAs、InSb、ZnO和ZnS中的一种。
139.根据权利要求135的方法，其中步骤(C)包括形成具有预定长度的多个纳米线的每个纳米线，其中每个纳米线允许通过纳米线电子弹道传输。
140.根据权利要求136的方法，其中预定系数N大于或等于3。
141.根据权利要求140的方法，其中预定系数N大于或等于5。
142.一种制造具有高电子迁移率的导电纳米线的方法，包括(A)选择半导体材料；和(B)用被选半导体材料形成多个纳米线，其中每个纳米线形成具有小于或等于用于被选半导体材料确定的最大直径，从而允许每个纳米线保持实质上电子的量子限制。
143.根据权利要求142的方法，其中步骤(B)包括如下计算最大直径 其中h＝普朗克常数÷2π＝6.626×10-34J-sec÷(2×3.1416)(或4.14×10-15eV-sec÷2×3.1416)＝1.0545×10-34J-sec(6.589×10-16eV-sec)；meff＝被选半导体材料的有效质量；N＝预定系数；Kb＝麦克斯韦常数＝1.38×10-23J/°K(8.62×10-5eV/°K)；和T＝工作温度；其中在室温下，kbT＝4.144×10-21J(.0259eV)。
144.根据权利要求142的方法，其中步骤(1)包括选择半导体材料为Si、Ge、AlN、AlSb、GaN、GaP、GaAs、GaSb、InN、InP、InAs、InSb、ZnO和ZnS中的一种。
145.根据权利要求142的方法，其中每个纳米线具有小于或等于预定的长度，从而可以通过纳米线产生电子的弹道传输。
146.根据权利要求143的方法，其中预定系数N大于或等于3
147.根据权利要求146的方法，其中预定系数N大于或等于5。
148.根据权利要求142的方法，还包括(C)构成多个纳米线，从而用电子作为导电载流子，由此减少了多个纳米线的纳米线中的电子的声子散射。
149.根据权利要求148的方法，其中步骤(C)包括(1)用n型掺杂材料掺杂多个纳米线。
150.根据权利要求148的方法，其中步骤(C)包括(1)用p型掺杂材料掺杂多个纳米线；和(2)通过给多个纳米线施加足够的偏置电压，使多个纳米线以反向方式工作，从而使电子成为导电载流子。
151.根据权利要求150的方法，其中多个纳米线耦合在晶体管的源极和漏极之间，其中步骤(2)包括给多个纳米线施加为晶体管栅极偏置电压的偏置电压。
152.一种具有高电子迁移率的导体，包括具有足够纳米线密度的纳米线薄膜，从而实现工作电流值，每个纳米线包括半导体材料和具有小于或等于用于所述半导体材料确定的最大直径的直径，从而允许所述每个纳米线保持实质的电子量子限制。
153.根据权利要求152的导体，其中所述最大直径根据如下公式进行计算 其中h＝普朗克常数÷2π＝6.626×10-34J-sec÷(2×3.1416)(或4.14×10-15eV-sec÷2×3.1416)＝1.0545×10-34J-sec(6.589×10-16eV-sec)；meff＝被选半导体材料的有效质量；N＝预定系数；Kb＝麦克斯韦常数＝1.38×10-23J/°K(8.62×10-5eV/°K)；和T＝工作温度；其中在室温下，kbT＝4.144×10-21J(.0259eV)。
154.根据权利要求152的导体，其中所述半导体材料为Si、Ge、AlN、AlSb、GaN、GaP、GaAs、GaSb、InN、InP、InAs、InSb、ZnO和ZnS中的一种。
155.根据权利要求152的导体，其中每个纳米线具有小于或等于预定长度的长度，从而可以通过纳米线产生电子的弹道传输。
156.根据权利要求153的导体，其中预定系数N大于或等于3
157.根据权利要求156的导体，其中预定系数N大于或等于5。
158.根据权利要求152的导体，其中构成多个纳米线，从而用电子作为导电载流子，由此减少了纳米线中的电子的声子散射。
159.根据权利要求158的导体，其中用n型掺杂材料掺杂纳米线，从而构成为使用电子作为导电载流子。
160.根据权利要求158的导体，其中用p型掺杂材料掺杂纳米线，和其中通过给多个纳米线薄膜施加足够的偏置电压，使纳米线薄膜以反向方式工作，从而使电子成为导电载流子。
161.根据权利要求160的导体，其中多个纳米线耦合在晶体管的源极和漏极之间，其中给多个纳米线施加为晶体管栅极偏置电压的偏置电压。
162.一种制造具有减少表面散射的纳米线的方法，包括(A)选择半导体材料；(B)用被选半导体材料形成多个纳米线；和(C)用绝缘层涂覆多个纳米线的每个纳米线的圆周表面。
163.根据权利要求162的方法，其中绝缘层包括介质材料，其中步骤(C)包括用介质材料涂覆多个纳米线的每个纳米线。
164.根据权利要求162的方法，其中绝缘层包括氧化物，其中步骤(C)包括氧化多个纳米线的每个纳米线，从而产生多个氧化纳米线。
165.根据权利要求164的方法，还包括(D)对多个氧化纳米线的每个氧化纳米线进行退火。
166.根据权利要求165的方法，其中步骤(D)包括在H2环境下对每个氧化纳米线进行退火，从而使每个氧化纳米线的氧化层和非氧化部分的界面的悬挂键钝化。
167.一种制造具有减少表面散射的纳米线的方法，包括(A)选择半导体材料；(B)用被选半导体材料形成多个纳米线；和(C)掺杂多个纳米线的每个纳米线，使每个纳米线包括芯-壳结构，其中壳是包围各个芯的每个纳米线的掺杂外层；其中步骤(C)包括在工作期间使每个纳米线的载流子基本上限制到芯。
168.根据权利要求167的方法，其中步骤(C)包括为每个纳米线的掺杂外层选择掺杂材料，使掺杂外层应该具有比各个芯的能级更高的能级；和使用被选掺杂材料掺杂多个纳米线的每个纳米线。
169.根据权利要求167的方法，其中所述掺杂步骤包括为掺杂外层选择掺杂材料，使掺杂外层的晶格结构基本上与芯的晶格结构配合；和使用被选掺杂材料掺杂多个纳米线的每个纳米线。
170.一种具有减少表面散射的半导体器件，包括多个导电纳米线，其中每个纳米线包括包括半导体材料的芯，和包围各个芯的壳，其中所述壳包括用掺杂材料掺杂的所述半导体材料；其中在工作期间，所述掺杂半导体材料使所述每个纳米线的载流子基本上限制到各个所述芯。
171.根据权利要求170的半导体器件，其中所述掺杂材料使所述壳具有比所述各个芯的能级高的能级。
172.根据权利要求170的方法，其中所述掺杂材料使所述壳具有与所述各个芯的晶格结构充分配合的晶格结构，从而在工作期间使所述每个纳米线的所述载流子基本上被限制到所述各个芯。
173.一种具有多个半导体器件的电子衬底，包括衬底；以足够的纳米线密度形成在所述衬底上的纳米线薄膜，从而达到了工作电流值，其中所述纳米线薄膜限定多个半导体器件区；和在所述半导体器件区形成的接触，由此提供到多个半导体器件的电连接。
174.根据权利要求173的半导体器件，其中至少次组半导体器件包括晶体管，其中所述接触包括形成在所述纳米线薄膜之上或之下的栅极、源极和漏极，其中所述纳米线薄膜形成在所述源极和所述漏极之间。
175.根据权利要求173的半导体器件，其中至少次组半导体器件包括二极管，并且所述接触包括形成在所述纳米线薄膜之上或之下的阳极和阴极。
176.根据权利要求175的半导体器件，其中所述纳米线薄膜在所述阳极和阴极之间形成p-n结。
177.根据权利要求175的半导体器件，其中所述二极管包括发光二极管。
178.根据权利要求173的半导体器件，其中至少次组半导体器件包括逻辑器件。
179.根据权利要求173的半导体器件，其中至少次组半导体器件包括存储器件。
180.根据权利要求173的半导体器件，其中至少次组半导体器件包括有源矩阵驱动电路。
181.根据权利要求173的半导体器件，其中所述纳米线基本上对准平行于它们的长轴。
182.根据权利要求174的半导体器件，其中纳米线大致对准平行于源极和漏极之间的轴。
183.根据权利要求174的半导体器件，其中所述栅极形成在衬底上，所述纳米线薄膜形成在所述栅极上，并且所述源极和所述漏极形成在所述纳米线薄膜上。
184.根据权利要求174的半导体器件，其中所述源极和所述漏极形成在所述衬底上，所述纳米线薄膜形成在所述源极和所述漏极上，并且所述栅极形成在所述纳米线薄膜上。
185.根据权利要求174的半导体器件，其中所述栅极、源极和漏极形成在所述衬底上，所述纳米线薄膜形成在所述栅极、源极和漏极上。
186.根据权利要求174的半导体器件，其中所述栅极、源极和漏极形成在所述纳米线表面上。
187.根据权利要求173的半导体器件，还包括在次组半导体器件之间的互连。
188.根据权利要求173的半导体器件，其中所述衬底包括柔性薄膜。
189.根据权利要求173的半导体器件，其中所述衬底包括透明材料。
190.根据权利要求173的半导体器件，其中所述衬底包括透明材料。
191.根据权利要求173的半导体器件，其中所述纳米线是单晶纳米线，其中电载流子利用可与在由传统平面单晶半导体材料形成的器件中传输的电载流子相比的迁移率穿过所述单晶纳米线传输。
192.根据权利要求174的半导体器件，其中所述纳米线薄膜包括足量的纳米线，从而具有大于10纳安的沟道中的导通状态电流值。
193.根据权利要求174的半导体器件，其中所述沟道包括一个以上的纳米线。
194.根据权利要求174的半导体器件，其中至少次组所述栅极包括一个以上的纳米线薄膜。
195.根据权利要求174的半导体器件，其中至少次组沟道包括p-n结，由此在工作期间，p-n结发光。
196.根据权利要求173的半导体器件，其中所述纳米线被掺杂。
197.根据权利要求173的半导体器件，其中至少次组所述纳米线具有掺杂芯。
198.根据权利要求173的半导体器件，其中至少次组所述纳米线具有掺杂壳。
199.根据权利要求173的半导体器件，其中至少次组所述纳米线具有掺杂芯和壳。
200.根据权利要求174的半导体器件，其中至少次组所述纳米线被氧化，从而形成栅极介质。
201.根据权利要求173的半导体器件，其中至少次组半导体器件电耦合到其它电路上。
202.根据权利要求201的半导体器件，其中所述电路是逻辑电路。
203.根据权利要求201的半导体器件，其中所述电路是存储器电路。
204.根据权利要求201的半导体器件，其中所述电路是有源矩阵驱动电路。
205.根据权利要求173的半导体器件，其中至少次组半导体器件物理地耦合到其它电路。
206.根据权利要求205的半导体器件，其中所述电路是逻辑电路。
207.根据权利要求205的半导体器件，其中所述电路是存储器电路。
208.根据权利要求205的半导体器件，其中所述电路是有源矩阵驱动电路。
209.根据权利要求173的半导体器件，其中所述纳米线被构图。
210.根据权利要求209的半导体器件，其中所述构图纳米线被光刻构图。
211.根据权利要求209的半导体器件，其中所述构图纳米线被丝网印刷。
212.根据权利要求209的半导体器件，其中所述构图纳米线被喷墨印刷。
213.根据权利要求209的半导体器件，其中所述构图纳米线被微型接触印刷。
214.根据权利要求173的半导体器件，其中纳米线被旋注。
215.根据权利要求173的半导体器件，其中纳米线被机械地对准。
216.根据权利要求173的半导体器件，其中纳米线被流体对准。
217.根据权利要求173的半导体器件，其中纳米线被剪切力对准。
218.根据权利要求173的半导体器件，其中所述纳米线包括足够的密度，从而具有在衬底上的任何位置上实现器件的统计概率。
219.根据权利要求173的半导体器件，还包括淀积在所述纳米线的至少一部分上的一层氧化物。
220.根据权利要求173的半导体器件，其中所述纳米线是具有大于单晶半导体材料的迁移率的弹道导体。
221.根据权利要求173的半导体器件，其中所述纳米线随机地取向。
222.根据权利要求173的半导体器件，其中所述纳米线形成为单层膜、次单层膜或多层膜。
223.根据权利要求174的半导体器件，其中对于所述沟道的至少一个沟道，所述纳米线的至少两个纳米线的第一端电耦合到所述沟道的第一接触上，并且所述至少两个纳米线的第二端电耦合到所述沟道的第二接触上。
224.一种制造具有多个半导体器件的电子衬底的方法，包括(a)利用足量的纳米线密度在衬底上形成纳米线薄膜，从而实现工作电流值；(b)在纳米线薄膜中限定多个半导体器件区；和(c)在半导体器件区中形成接触，由此给多个半导体器件提供电连接。
225.根据权利要求224的方法，还包括基本上平行于它们的长轴对准纳米线。
226.根据权利要求224的方法，其中步骤(c)包括形成源极和漏极，由此纳米线形成具有在相应源极和漏极之间的长度的沟道。
227.根据权利要求226的方法，还包括形成栅极的步骤。
228.根据权利要求224的方法，其中步骤(c)包括形成阳极和阴极。
229.根据权利要求226的方法，其中纳米线大致对准平行于源极和漏极接触之间的轴。
230.根据权利要求227的方法，其中栅极形成在衬底上，纳米线薄膜形成在栅极上，源极和漏极形成在纳米线薄膜上。
231.根据权利要求227的方法，其中源极和漏极形成在衬底上，纳米线薄膜形成在源极和漏极上，栅极形成在纳米线薄膜上。
232.根据权利要求227的方法，其中栅极、源极和漏极形成在衬底上，纳米线薄膜形成在栅极、源极和漏极上。
233.根据权利要求227的方法，其中栅极、源极和漏极形成在纳米线薄膜上。
全文摘要
本发明公开了一种用于具有多个半导体器件的电子衬底的方法和设备。纳米线薄膜形成在衬底上。纳米线薄膜形成具有足够的纳米线密度，从而实现工作电流值。在纳米线薄膜中限定多个半导体区。在半导体器件区中形成接触，由此提供到多个半导体器件的电连接。此外，还公开了用于制造纳米线的各种材料，包括p掺杂纳米线和n掺杂纳米线的薄膜、纳米线异质结构、发光纳米线异质结构、用于在衬底上定位纳米线的流体掩模、用于淀积纳米线的纳米线喷射技术、用于减少或消除纳米线中的电子的声子散射的技术，以及用于减少纳米线中的表面散射的技术。
文档编号H01L21/00GK1745468SQ03825485
公开日2006年3月8日 申请日期2003年9月30日 优先权日2002年9月30日
发明者段镶锋, 牛春明, 斯蒂芬·恩培多克勒斯, 琳达·T·罗马诺, 陈建, 维坚德拉·萨赫尔, 劳伦斯·伯克, 戴维·斯顿博, J·瓦利亚塞·帕克, 热·L·戈德曼 申请人:纳米系统公司