专利名称：一种改善位线接触电阻值的方法
技术领域：
本发明与半导体中形成位线插塞有关，尤其是一种利用粗糙球形多晶硅薄膜以加大其接触面积，因而降低位线接触电阻值的一种方法。
背景技术：
由于记忆装置在各种不同的应用领域上被广泛地使用，记忆装置如动态随机存取内存，在最近几年快速蓬勃发展。记忆装置中的导线密度近年大幅度快速成长。集成电路设计者，通常面对如何在晶圆线路中，以有限的空间来增加内存容量与功效，却不须大量地增加电路的面积。
动态随机存取内存，由数百万个相同的电路集中起来，称为动态内存胞，该动态内存胞是一地址(address)，以储存一比特位的资料。动态内存胞的制作包括一晶体管、一电容与一位线接触，一字符线与一参考电压。
动态内存制造是一高竞争性的事业。厂商一直有连续不断的压力，迫使他们必须在单一胞中减少其大小尺寸，且增加记忆胞的密度，以容许更多的内存挤进一单一记忆晶圆。
为使芯片容纳更大量的内存，导致动态内存厂商朝向三维的电容设计，包括叠积型电容(stacked capacitors)，此种叠积型电容是被摆置在存取晶体管的上面。
另一方面，记忆胞的内连线，也是动态内存记忆装置商有兴趣之处，由于导线线宽与半导体装置的尺寸有很大关联例如当线宽由0.14微米减至0.11微米，半导体的尺寸会因而减至原来面积的75％。此外，当线宽由0.14微米减至0.09微米时，半导体的尺寸将会减至原来面积的50％。因此如何有效减小内连线的线宽，将会相对地缩小半导体装置的面积。但当动态内存尺寸缩小了，金属导线的线宽却不能因应MOS装置缩小原则(shrinking ratio)而缩小，其原因乃是金属导线会面临面积的缩小使得电阻值的大幅增加，导致上层的电流无法顺畅的流向下层的源、汲极与场氧化层中。此外，另一常发现的问题乃是MOS结构中一般会施予掺杂(doping)过程以降低闸极导电层的RC延迟时间，但实际上由于掺杂的厚度约仅为2000至4000埃，由于漏电流(leakage current)的限制，其掺杂的深度不能太深，否则将会导致制造过程中良率的大幅降低，若位线的线路相对减小则电阻有时甚至会因而上升到1000欧姆的谱；因此，上层的电流将难以有效到达MOS的FET区域，这种状况也会导致制程良率的降低。
发明内容
本发明旨在克服上述记忆装置制造过程中的诸多问题，主要目的是提供一方法以增加多晶硅层的接触面积，通过沉积一层半球型多晶硅薄膜于位线接触的形成过程中，半球型多晶硅薄膜呈半球形状因此能有效增大其接触面积，并相对降低其电阻值。如此，动态内存中由上层而来的电流便可以容易且顺畅的流经动态内存的阵列式晶体管，因而使得高电阻值的问题可以克服。
本发明一目的，是提供同一材质的多晶硅，在动态内存制造过程中，可消除常见的异质接合情形并大幅降低电阻值。
本发明之另一目的，是提供一材料具有半球型多晶硅薄膜，其材质与半球型多晶硅薄膜下方的掺杂多晶硅属同一材质，因而在动态内存制造过程中，不会产生异质接合现象(heterojunction)发生。
本发明所提供的这些及其它的特点，仅利用惯用的半导体制程技术，并不需要用到昂贵或琐碎的过程，因此不至于造成制程中花费的额外增加。
图1为显示本发明的记忆胞阵列包含闸极结构与间隙壁；图2为显示本发明的记忆胞阵列包含BPSG与掺杂多晶硅层；图3为显示本发明的记忆胞阵列去除BPSG与掺杂多晶硅层形成插塞；图4为显示本发明的记忆胞阵列包含沉积掺杂多晶硅层与粗糙多晶硅薄膜层沉积于该插塞内；图5为显示本发明的记忆胞阵列包含沉积一层扩散阻障层在该粗糙多晶硅薄膜上面；
图6为显示本发明的记忆胞阵列包含沉积一层钨金属层在该粗糙导电薄膜上面；及图7为显示本发明的记忆胞阵列包含回蚀过程以形成位线接触。图中18DRAM胞39第一绝缘层40闲隙壁41第二绝缘层43第一导电层45第二导电层47第三导电薄膜 51离子植入与雷射处理53扩散阻障层55钨金属64，62主动区域 70间隙壁72间隙壁75闸氧化层96插塞开口区域具体实施方式
动态内存记忆结构为目前最受欢迎的内存处理系统。本发明将讨论与动态内存忆结构有关的相关装置，但并不限于动态内存记忆结构；相反的，其包含范围更宽广，也可以包含其它记忆结构，如(SRAM)静态随机存取内存；同时，本发明可以应用于半导体金属化过程中内连线的相关过程。
以下仅就本发明的实施例作一说明。必须了解的是此一半导体结构与制造过程，仅是很多种可能结构中的一个范例。例如，BPSG是用来隔绝两导电层，至于其它的绝缘材质，例如，磷硅玻璃(PSG)或二氧化硅，也能用来做为隔绝的用途。至于电容、叠积式沟槽或平面式电容也可以使用。此外，化学机械研磨或干、湿蚀刻也可以用于蚀刻过程。本发明并不应局限于如下所述的特殊结构。
此外，本发明也可以用于半导体制程的其它领域，只要是记忆储存区与逻辑控制线路的内连线上。因此，本发明的方法亦适合于动态内存，SRAM，EDRAM，VDRAM，NVSRAM，NVDRAM，PSDRAM与ROM(例如EPROM，EEPROM，EAROM)及其相关的金属内连线。
图1中，FET包含两个主动区域64，62。闸氧化层75与间隙壁70可以由氧化硅或氮化硅所构成，闸顶绝缘层72由氮化硅或TEOS所构成，底材则由单晶硅晶圆所构成。在本实施例中是以本图当作背景图来说明。图2中，一第一绝缘层39沉积在图1的结构上面，第一绝缘层的材质可以是BPSG并经CMP以磨平该表面。图2中，一第二绝缘层41沉积在第一绝缘层39与闸极结构上面，第一绝缘层的材质可以是TEOS。接着一第一导电层43沉积在第二绝缘层41上面。
图3中，为方便说明起见，下层结构中的源、汲极与主动区域不再显示出来。
经过数次光罩、蚀刻过程以去除部分的第一绝缘层39、第二绝缘层41与第一导电层43以形成插塞开口区域96。此插塞开口区域96会曝露出底下的FET区域，以作为金属化内连线之用。
图4中，一第二导电层45正形地(conformally)沉积在插塞开口区域96与第一导电层43的上面。事实上，第二导电层45的材质为掺杂的多晶硅，此一多晶硅层是与底材FET区域作接触。此外，离子植入与雷射处理51是用来减低其电阻值。接着，一第三导电层47沉积在第二导电层45的上面，该第三导电薄膜47的材质为多晶硅，其形状类似半球状，又名半球状颗粒(hemispheric silicon grain，HSG)。
本发明的特色即在于其半球状的接触面积能较其它传统式的平面式接触面积来的大，由于此一接触面积加大的特征，可以因而大幅减低其电阻值。本发明的另一特征在于粗糙式多晶硅薄膜与其上一层掺杂多晶硅层(doped polysilicon layer)的材质是一样的，都含有多晶硅，因此会减少异质接合(heterojunction)中不同材料间高电阻值发生的可能。
图5中，一扩散阻障层53沉积在第三导电层47的上面，此一扩散阻障层53是用来防止硅与金属间尖峰(spike)现象产生，扩散阻障层53的材质为Ti/TiN，在此明显可看出本发明中较大的电阻值会在此层中产生，此乃因其材质明显与其它层材质明显地不同所致。
图6中，接着一金属层55，例如钨金属经过选择性钨过程(selectivetungsten process)沉积在第三导电薄膜47上面并充分地填满该插塞开口区域96以进行金属化过程。
图7中，接着执行一平坦化过程，以回蚀部分的钨金属层55、部分的扩散阻障层53、部分的半球状第三导电多晶硅层47、部分的第二掺杂多晶硅层45与部分的第一导电层43以曝露出该位线接触。
本发明不仅适用于半导体动态内存制程也适用于任意其它领域，只要是线路的相关内连线的领域。因此，本发明的方法亦适用于CMOS制程领域及其相关的金属内连线过程中。
以上所述者仅为用以解释本发明的较佳实施例，并非企图具以对本发明作任何形式上的限制，因此，凡有在相同的创作精神下所作有关本发明的任何修饰或变化，皆仍应包括在本发明的权利保护的范畴。
权利要求
1.一种形成电路接触以改善该电路接触电阻值的方法，该方法包含下列步骤在底材上形成源、汲极及阻绝区域；在底材上形成闸极结构，该闸极结构包含闸氧化层、间隙壁与闸顶绝缘层；形成一主动区域，该主动区域包含源、汲极；形成一第一绝缘层以覆盖该闸极结构与该间隙壁；以平坦化过程进行研磨该第一绝缘层以曝露出该闸顶绝缘层；形成一第二绝缘层在该闸顶绝缘层与该第一绝缘层上面；形成一第一导电层在该第二绝缘层上面；去除部分的该第一导电层、第二绝缘层及部分的该第一绝缘层以形成插塞开口区域(plug opening)；形成一第二掺杂导电薄膜在该插塞开口区域及该第一导电层，该第二掺杂导电薄膜与底材上的源、汲极接触；形成一第三导电薄膜，该粗糙导电薄膜为一半球型形状在该第二掺杂导电薄膜层上面；形成一扩散阻障层在该第三导电薄膜上面；形成一钨金属层在该扩散阻障层上与该插塞的开口区域；回蚀部份的该钨金属层、该扩散阻障层、该第三导电薄膜、与该第二导电层与该第一导电层以形成该电路接触。
2.如权利要求1所述的方法，该形成主动区域更包含形成电路接触于该主动区域上面。
3.如权利要求1所述的方法，该形成主动区域更包含沉积、光罩、蚀刻过程以形成位线接触。
4.如权利要求1所述的方法，该形成第一绝缘层至少包含BPSG。
5.如权利要求4所述的方法，该形成BPSG层是以化学机械研磨以磨平该表面。
6.如权利要求1所述的方法，该第二绝缘层至少包含TEOS。
7.如权利要求1所述的方法，该第一导电层至少包含多晶硅层。
8.如权利要求1所述的方法，该第二导电掺杂导电层至少包含掺杂多晶硅材质。
9.如权利要求1所述的方法，该第三导电层是一粗糙多晶硅材质。
10.如权利要求9所述的方法，该粗糙多晶硅至少包含复数个半球形圆顶以增加接触面积。
11.如权利要求10所述的方法，该粗糙多晶硅是用来改善其接触电阻值。
12.如权利要求1所述的方法，该第二与第三导电层为同一材质，该材质至少包含多晶硅。
13.如权利要求1所述的方法，该扩散阻障层至少包含Ti/TiN。
14.如权利要求13所述的方法，该扩散阻障层是用反应式溅镀方式(reactive sputtering)进行沉积。
15.如权利要求1所述的方法，该回蚀过程包含多数次光罩、显影、蚀刻过程以改善电极接触的电阻值。
16.一种形成位线接触以改善该位线接触电阻值的方法，该方法包含下列步骤在底材上形成源、汲极及阻绝区域；在底材上形成闸极结构，该闸极结构包含闸氧化层、间隙壁与闸顶绝缘层；形成一主动区域，该主动区域包含源、汲极；形成一BPSG层覆盖该闸极结构与该间隙壁；以平坦化过程进行研磨该BPSG层以暴露出该闸顶绝缘层；形成一TEOS层在该闸顶绝缘层与该BPSG层上面；形成一多晶硅层在该TEOS层上面；移除部分的该多晶硅层、该TEOS层及部分的该BPSG层以形成位线接触；形成一掺杂多晶硅薄膜层在该位线接触区域及该多晶硅层上面，该掺杂多晶硅薄膜层是与该底材上的主动区域接触；形成一粗糙多晶硅薄膜，该粗糙多晶硅薄膜有半球型形状在该掺杂多晶硅薄膜层上面；形成一扩散阻障层在该粗糙多晶硅薄膜上面；形成一钨金属层在该扩散阻障层上与该位线接触；以及回蚀部份的该钨金属层、该扩散阻障层、该粗糙多晶硅薄膜、该掺杂多晶硅薄膜层与该多晶硅层以暴露出该位线接触。
17.如权利要求16所述的方法，该BPSG层是用化学机械研磨以磨平该表面。
18.如权利要求16所述的方法，该沉积粗糙多晶硅薄膜的目的是增加接触面积以改善其电阻值太大的问题。
全文摘要
本发明提供一方法以增加多晶硅层的接触面积，通过沉积一层半球型多晶硅薄膜在位线接触(bit line contact)的形成过程中。半球型多晶硅呈半球形状，能够有效增大其接触面积，并降低其电阻值。因此，动态内存中由上层来的电流便可以容易且顺畅的流经动态内存的阵列式晶体管，相对地减少高电阻值的困扰问题。
文档编号H01L21/02GK1627504SQ20031012135
公开日2005年6月15日 申请日期2003年12月12日 优先权日2003年12月12日
发明者张明成, 陈逸男, 徐裕盛 申请人:南亚科技股份有限公司