专利名称：芯片封装体及其制造方法
技术领域：
本发明涉及一种芯片封装体及其方法，特别是涉及一种在芯片的有源表面上配置有硬质盖体的芯片封装体及其方法。
背景技术：
在半导体产业中，集成电路(Integrated Circuits，IC)的生产主要分为三个阶段集成电路的设计、集成电路的制作及集成电路的封装(Package)等。其中，裸芯片经由晶片(Wafer)制作、电路设计、光掩模制作以及切割晶片等步骤而完成，而每一颗由晶片切割所形成的裸芯片，经由裸芯片上的焊垫(Bond Pad)与外部信号电性连接后，再以封胶材料将裸芯片加以包覆，其封装的目的在于防止裸芯片受到湿气、热量及噪声的影响，并提供裸芯片与外部电路，例如印刷电路板(Printed Circuit Board，PCB)或其它封装用基板之间电性连接的媒介，如此即完成集成电路的封装(Package)。
在高度情报化社会的今天，为符合电子装置的高速处理化、多功能化、积集化及小型轻量化等多方面的要求，集成电路的封装技术也不断朝向微型化及高密度化发展。在众多的芯片封装型态中，芯片尺寸封装(Chip ScalePackage，CSP)泛指封装体边长约为内含的芯片边长的1.2倍以下，或者(芯片面积/封装体面积)大于80％以上，而且封装体的引脚间距限制在1mm以下的封装技术。根据结构及使用材料的不同，芯片尺寸封装大致可分为硬式基板型(Rigid Interposer Type)、可挠性基板型(Flex Interposer Type)、引线架型(Custom Lead Frame Type)及晶片级型(Wafer Level Type)等多种型态。
有别于传统以单一芯片(Die)为加工标的的封装技术，晶片级封装(waferlevel package)以晶片(Wafer)为封装处理的对象，其主要目的在简化芯片的封装方法，以节省时间及成本。在晶片上的集成电路制作完成以后，便可直接对整片晶片进行封装方法，其后再进行晶片切割(Wafer Saw)的动作，以分别形成多个芯片封装体。
发明内容
因此，本发明的目的就是在提供一种芯片封装体，其具有优选的结构强度，并可选择性地具有较高的散热效能及抗电磁干扰能力。
本发明的另一目的是在提供一种芯片封装方法，适用于以晶片级封装技术来制作一芯片封装结构，其具有优选的结构强度，并可选择性地具有较高的散热效能及抗电磁干扰能力。
基于本发明的上述目的，本发明提出一种芯片封装体，其包括一芯片及一硬质盖体，其中芯片具有一有源表面(active surface)及多个焊垫，且这些焊垫配置于有源表面，而硬质盖体还配置于芯片的有源表面，且暴露出这些焊垫于有源表面的上方。
依照本发明的优选实施例所述的芯片封装体，上述的芯片还可具有一重布线层，其配置于有源表面上，并形成上述的这些焊垫。
依照本发明的优选实施例所述的芯片封装体，上述的硬质盖体以粘贴的方式，配置于芯片的有源表面，其中还可以是藉由硬质盖体的外围，而粘贴于芯片的有源表面。此外，硬质盖体的材料可包括导电材料、绝缘材料或透明材料等。
依照本发明的优选实施例所述的芯片封装体，上述的芯片封装体还可包括多个导电接点，其分别配置于上述的焊垫上，且这些导电接点的相对于有源表面的高度大于硬质盖体的相对于有源表面的高度。
依照本发明的优选实施例所述的芯片封装体，上述的这些焊垫可具有多种不同的配置方式。举例而言，这些焊垫可以面数组的方式，配置于芯片的有源表面，且硬质盖体还具有多个开口，其分别暴露出对应的这些焊垫。此外，上述的这些焊垫也可配置于有源表面的外围，其中当有源表面的轮廓为矩形时，焊垫配置于有源表面的外围的至少一侧。此时，芯片还可具有相对于有源表面的一背面及多个连接线路，而这些连接线路的一端分别连接至这些焊垫，且这些连接线路还分别经由芯片的侧缘表面而延伸至芯片的背面，并分别形成一接合垫于芯片的背面。
值得注意的是，上述的接合垫可配置于芯片的背面的外围，或以面数组的方式而配置于芯片的背面。另外，上述的芯片封装体还包括多个导电接点，其分别配置于这些接合垫上。
基于本发明的上述目的，本发明还提出一种芯片封装方法，首先，提供一晶片，其中此晶片具有一有源表面及对应的一背面，且此晶片具有一第一芯片区域及相邻的一第二芯片区域。此外，此晶片还具有多个第一焊垫及多个第二焊垫，其分别配置于第一芯片区域的有源表面及第二芯片区域的有源表面。接着，形成多个贯孔于晶片上，而这些贯孔贯穿芯片，并连接有源表面及背面，且依序排列于第一区域及第二区域的交界处。
然后，形成多个第一连接线路及多个第二连接线路于晶片上，其中这些第一连接线路的一端分别穿过前述的贯孔，而分别电性连接于前述的第一焊垫，且这些第一连接线路的另一端还延伸至第一芯片区域的背面，并分别形成一第一接合垫于第一芯片区域的背面。此外，前述的第二连接线路的一端还分别穿过这些贯孔，而分别电性连接于前述的第二焊垫，且这些第二连接线路的另一端还延伸至第二芯片区域的背面，并分别形成一第二接合垫于第二芯片区域的背面。另外，局部位于这些贯孔之内的第一连接线路还可相连于局部位于这些贯孔之内的第二连接线路。
接着，将一第一硬质盖体及一第二硬质盖体分别配置于第一芯片区域的有源表面及第二芯片区域的有源表面。然后，沿着晶片的第一芯片区域及第二芯片区域的交界处来切割晶片，且同时切割局部位于上述贯孔之内的第一连接线路及相连的局部位于上述贯孔之内的第二连接线路。最后，将晶片的第一芯片区域及第二芯片区域以切割的方式个别独立于晶片的其它部分，使得晶片的第一芯片区域及第一硬质盖体成为一第一芯片封装体，并且使得晶片的第二芯片区域及第二硬质盖体成为一第二芯片封装体。
依照本发明的优选实施例所述的芯片封装方法，其中在将晶片的第一芯片区域及第二芯片区域以切割的方式分别独立于晶片的其它部分之前，还可形成多个导电接点于上述的第一接合垫及第二接合垫。此外，上述的第一硬质盖体以粘贴的方式，配置于第一芯片区域的有源表面，其中还可以是藉由第一硬质盖体的外围而粘贴至第一芯片区域的有源表面。另外，第一硬质盖体的材料可包括导电材料、绝缘材料及透明材料等。
依照本发明的优选实施例所述的芯片封装方法，上述的第一接合垫可配置于第一芯片区域的背面的外围，或可以面数组的方式而配置于第一芯片区域的背面。此外，将局部的第一连接线路分别形成于上述的贯孔内的方法包括电镀。另外，在配置第一硬质盖体及第二硬质盖体时，第一硬质盖体及第二硬质盖体可相互结构性连接，而在切割晶片时，还包括切割第一硬质盖体及第二硬质盖体的相连部分，用以分离第一硬质盖体及第二硬质盖体。
基于上述，本发明的芯片封装体及其方法乃是在芯片的有源表面上配置一硬质盖体，用以保护芯片的有源表面，并增加芯片封装体的结构强度。此外，当硬质盖体的材料为铜或铝合金等导热材料时，硬质盖体可提高芯片封装体的散热效能。另外，当硬质盖体的材料为导电材料时，电性连接于芯片的接地端的硬质盖体还可降低外界对芯片的电磁干扰。值得注意的是，本发明的芯片封装方法还可在芯片的背面形成多个接合垫，以使得芯片封装体可藉由其芯片的背面的这些接合垫来接合至一电路板(PCB)或基板(substrate)上的多个接点。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举优选实施例，并配合所附图式，作详细说明如下。
图1A绘示为本发明的第一实施例的第一种芯片封装体的俯视图。
图1B绘示为图1A的I-I′线的剖面图。
图1C绘示为图1A的第一种芯片封装体，其组装至一印刷电路板的剖面图。
图2A绘示为本发明的第一实施例的第二种芯片封装体的俯视图。
图2B绘示为图2A的II-II′线的剖面图。
图2C绘示为图2A的第二种芯片封装体，其组装至一印刷电路板的剖面图。
图3A～3F绘示为本发明的第二实施例的一种晶片级的芯片封装方法的俯视图。
图4A～4F分别绘示为图3A～3F的III-III′线的剖面图。
图5绘示为图3F的芯片封装体，其组装至一印刷电路板的剖面图。
图6绘示为本发明的第二实施例的另一种芯片封装体，其组装至一印刷电路板的剖面图。
简单符号说明100芯片封装体
110芯片112有源表面114焊垫116导电接点120硬质盖体130粘着层140印刷电路板142接合垫200芯片封装体210芯片212有源表面214焊垫216导电接点220硬质盖体230粘着层240印刷电路板242接合垫300a第一芯片封装体300b第二芯片封装体301芯片封装体302晶片310芯片310a第一芯片区域310b第二芯片区域312有源表面314焊垫314a第一焊垫314b第二焊垫316背面318贯孔318a凹陷表面
320硬质盖体320a第一硬质盖体320b第二硬质盖体320c连接杆322连接线路322a第一连接线路322b第二连接线路324接合垫324a第一接合垫324b第二接合垫330粘着层340印刷电路板342接合垫350导电接点具体实施方式
(第一实施例)请参考图1A及1B，其中图1A绘示本发明的第一实施例的第一种芯片封装体的俯视图，而图1B绘示图1A的I-I′线的剖面图。芯片封装体100包括一芯片110、一硬质盖体120及一粘着层130，其中芯片110为一晶片(未绘示)所形成多颗尚未切割的芯片之一，而芯片110的形状例如为一矩形并具有一有源表面112及多个焊垫114，且焊垫114配置于有源表面112的外围。此外，硬质盖体120还藉由一粘着层(adhesive layer)130，而粘贴于芯片110的有源表面112，且焊垫114环绕于硬质盖体120的外围。
请同时参考图1A、1B及1C，其中图1C绘示图1A的第一种芯片封装体，其组装至一印刷电路板的剖面图。这些焊垫114上还可分别配设一导电接点116，例如导电凸块(conductive bump)等，其中这些导电接点116的相对于有源表面112的高度大于硬质盖体120的相对于有源表面112的高度，以使芯片封装体100得以藉由导电接点116而组装至一印刷电路板140上，其中印刷电路板140可具有多个接合垫142，而芯片封装体100的焊垫114藉由导电接点116而与印刷电路板140的接合垫142电性连接。此外，尚可藉由控制导电接点116或硬质盖体120的相对于芯片110的高度，而可选择性地让硬质盖体120接触或不接触印刷电路板140。在某些散热或电性的考虑之下，硬质盖体120可以结构性或电性连接至印刷电路板140。另外，在图1A～1C中，芯片110的焊垫114并不限于配设于芯片110的有源表面112的四周，也可配设于芯片110的有源表面112的单侧或两侧(例如相邻两侧或相对两侧)。
请参考图2A及2B，其中图2A绘示本发明的第一实施例的第二种芯片封装体的俯视图，而图2B绘示图2A的II-II′线的剖面图。与上述的第一种芯片封装体相较之下，第二种芯片封装体200的芯片210具有多个焊垫214，其以面数组方式配置于芯片210的有源表面212，其中芯片210的有源表面212上可具有一重布线层(Re-Distribution Layer，RDL)(未绘示)，此重布线层可使原先位于有源表面212的四周的焊垫214以面数组的方式重新排列于有源表面212上。此外，硬质盖体220藉由粘着层230而粘贴于芯片210的有源表面212，且硬质盖体220具有多个开口222，其分别对应于这些焊垫214并曝露出这些焊垫214。
请参考图2C，其绘示图2A的第二种芯片封装体，其组装至一印刷电路板的剖面图。在芯片210的以面数组方式排列的这些焊垫214上分别一导电接点216，其中这些导电接点216的相对于有源表面212的高度大于硬质盖体220的相对于有源表面212的高度，以使得芯片封装体200得以藉由这些导电接点216而组装至一印刷电路板240上，其中印刷电路板240可具有多个接合垫242，而芯片封装体200的焊垫214藉由导电接点216而与印刷电路板240的接合垫242电性连接。
在第一实施例的两种芯片封装体中，硬质盖体全面性地覆盖于晶片上，并在这些焊垫上分别配置一导电接点(例如导电凸块)以后，再将晶片切割为多个独立的芯片封装体。值得注意的是，除可在切割晶片之前预先形成导电接点于芯片的焊垫，以供芯片封装体来组装至印刷电路板或其它载板之外，还可选择先将导电接点形成于印刷电路板的接合垫上，再经由这些导电接点来将芯片封装体组装至印刷电路板。
(第二实施例)除了上述的第一实施例将多个导电接点配置于芯片的有源表面的多个焊垫以外，本发明的第二实施例乃是利用多条连接线路，分别将芯片的有源表面的这些焊垫，经由芯片的侧面而延伸至芯片的背面，并在芯片的背面形成多个接合垫，而将多个导电接点分别配置在芯片的背面的这些接合垫上。下文将就本发明的第二实施例的芯片封装体及其方法作详细说明。
请参考图3A～3F及图4A～4F，其中图3A～3F绘示本发明的第二实施例的一种芯片封装方法的俯视图，而图4A～4F分别绘示图3A～3F的III-III′线的剖面图。首先，如图3A及4A所示，提供一晶片302，且晶片302具有一有源表面312及对应的一背面316。此外，晶片302还具有一第一芯片区域310a及相邻的一第二芯片区域310b，其中第一芯片区域310a的有源表面312上配置有多个第一焊垫314a，而第二芯片区域310b的有源表面312上配置有多个第二焊垫314b。
接着，如图3B及4B所示，在第一芯片区域310a及第二芯片区域310b的交界处，例如以激光钻孔或机械钻孔的方式形成多个贯孔318于晶片302上，其中这些贯孔318贯穿晶片302，并连接晶片302的有源表面312及背面316，且依序排列于第一芯片区域310a及第二芯片区域310b的交界处。
然后，如图3C及4C所示，藉由例如电镀等方式在晶片302上形成多个第一连接线路322a及多个第二连接线路322b，其中这些第一连接线路322a的一端分别穿过这些贯孔318，而电性连接于这些第一焊垫314a，且这些第一连接线路322a的另一端还延伸至第一芯片区域310a的背面316，并分别形成一第一接合垫324a。此外，这些第二连接线路322b的一端还分别穿过这些贯孔318，而电性连接于这些第二焊垫314b，且第二连接线路322b的另一端还延伸至第二芯片区域310b的背面316，并分别形成一第二接合垫324b。值得注意的是，由于第一连接线路322a与第二连接线路322b为同时经由电镀形成，因此局部位于贯孔318之内的第一连接线路322a可能与局部位于贯孔318之内的第二连接线路322b相连。
接着，如图3D及4D所示，将一第一硬质盖体320a及一第二硬质盖体320b分别藉由一粘着层330，而粘贴于第一芯片区域310a的有源表面312及第二芯片区域310b的有源表面312。此外，为了符合散热需求或电性功能上的考虑，第一硬质盖体320a及第二硬质盖体320b的材料可为导电材料、绝缘材料或透明材料等。另外，由于本发明的芯片封装方法可采用晶片级封装方法，所以第一硬质盖体320a与第二硬质盖体320b还可为一体成型的结构，也就是第一硬质盖体320a与第二硬质盖体320b可藉由连接杆320c或其它形状的连接结构来相互结构性地连接，如此一来，仅需单一定位的动作，便可完成将第一硬质盖体320a及第二硬质盖体320b配置于晶片302的有源表面312上的步骤。
接着，如图3E及4E所示，例如以机械切割或激光切割等方式，沿着晶片302的第一芯片区域310a及第二芯片区域310b的交界处来切割晶片302，且同时切割局部位于贯孔318之内的第一连接线路322a及相连的局部位于贯孔318之内的第二连接线路322b。因此，芯片310的侧缘将具有多个凹陷表面318a(即原先的这些贯孔318的一半)其凹陷于芯片310的侧缘的表面，而这些连接线路322的局部分别配置于这些凹陷表面318a，使得这些连接线路322可分别延伸经过这些凹陷表面318a，而电性连接于对应的焊垫314及接合垫324之间。此外，当第一硬质盖体320a与第二硬质盖体320b于切割前为上述的一体成型的结构时，还可同时切开这些连接杆320c，用以分离第一硬质盖体320a及第二硬质盖体320b。
最后，如图3F及4F所示，例如以机械切割或激光切割等方式，将晶片302的第一芯片区域310a及第二芯片区域310b个别独立于晶片302的其它部分，使得晶片302的第一芯片区域310a及第一硬质盖体320a成为一第一芯片封装体300a，并且使得晶片302的第二芯片区域310b及第二硬质盖体320b成为一第二芯片封装体300b。
请参考图5，其中图5绘示图3F的芯片封装体，其组装至一印刷电路板的剖面图。芯片封装体300可包括一芯片310、一硬质盖体320及一粘着层330，其中芯片310约略为一矩形，并具有一有源表面312及相应的一背面316，且芯片310还具有多个焊垫314，其配置于有源表面312的周缘，而这些连接线路322还延伸至芯片310的背面316而形成多个接合垫324。此外，芯片封装体300的多个接合垫324可经由一预焊块(Pre-solder)、一异方性导电胶(ACP)或一异方性导电薄膜(ACF)等连接媒介(未绘示)，而连接至印刷电路板340上的多个接合垫342。
请参考图6，其绘示本发明的第二实施例的另一种芯片封装结构，其组装至一印刷电路板的剖面图。相比于图5的以周边方式配置于芯片310的背面316的这些接合垫324，图6的芯片封装体301的这些接合垫324以面数组的方式配置于芯片310的背面316，且这些接合垫324还可分别经由一导电接点350(例如导电凸块等)，而连接至印刷电路板340的接合垫342。
基于上述，本发明的第二实施例乃是利用多条连接线路，分别将芯片的有源表面的这些焊垫，经由芯片的侧面而延伸至芯片的背面，并在芯片的背面形成多个接合垫，而将多个导电接点分别配置在芯片的背面的这些接合垫上。因此，当芯片封装体接合至印刷电路板时，可将芯片的有源表面与硬质盖体暴露于外界，当硬质盖体的材料为一透明材料时，第二实施例的芯片封装体还可应用于例如CMOS影像感测芯片(CMOS Image Sensor，CIS)及太阳能电池(Solar Cell)等类型的光电组件或生化芯片(Bio-Chip)。
综上所述，本发明的芯片封装体及其方法乃是在芯片的有源表面上配置一硬质盖体，用以保护芯片的有源表面，并增加芯片封装体的结构强度。此外，当硬质盖体的材料为铜或铝合金等导热材料时，硬质盖板可提高芯片封装体的散热效能。另外，当硬质盖体的材料为导电材料或具有导电层时，电性连接于芯片的接地端的硬质盖板还可降低外界对芯片的电磁干扰。并且，当硬质盖体的材料为透明材料，以使光线能照射芯片的有源表面时，芯片封装体还可适用作为光电组件或生物芯片等的封装型态。除此之外，本发明的芯片封装方法还可在芯片的背面形成多个接合垫，以使得芯片封装体可藉由其芯片的背面的这些接合垫来接合至一电路板(PCB)或基板(substrate)上的多个接点。
虽然本发明以优选实施例揭露如上，然而其并非用以限定本发明，本领域的技术人员在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应当以后附的权利要求所界定者为准。
权利要求
1.一种芯片封装体，至少包括一芯片，具有一有源表面及多个焊垫，其中所述焊垫配置于该有源表面；以及一硬质盖体，配置于该芯片的该有源表面，但暴露出所述焊垫于该有源表面的上方。
2.如权利要求1所述的芯片封装体，其中该芯片还具有一重布线层，其配置于该有源表面上，并形成所述焊垫。
3.如权利要求1所述的芯片封装体，其中该硬质盖体以粘贴的方式，配置于该芯片的该有源表面。
4.如权利要求1所述的芯片封装体，其中该硬质盖体的外围以粘贴的方式，配置于该芯片的该有源表面。
5.如权利要求1所述的芯片封装体，其中该硬质盖体的材料包括导电材料、绝缘材料及透明材料其中之一。
6.如权利要求1所述的芯片封装体，还包括多个导电接点，其分别配置于所述焊垫上，且所述导电接点的相对于该有源表面的高度大于该硬质盖体的相对于该有源表面的高度。
7.如权利要求1所述的芯片封装体，其中所述焊垫配置于该有源表面的外围。
8.如权利要求1所述的芯片封装体，其中该芯片的该有源表面的轮廓为矩形，而所述焊垫配置于该有源表面的外围的至少一侧。
9.如权利要求7所述的芯片封装体，其中该芯片还具有相对于该有源表面的一背面及多个连接线路，而所述连接线路的一端分别连接至所述焊垫，且所述连接线路还分别经由该芯片的侧缘表面，而延伸至该芯片的该背面，并分别形成一接合垫于该芯片的该背面。
10.如权利要求9所述的芯片封装体，其中所述接合垫配置于该芯片的该背面的外围。
11.如权利要求9所述的芯片封装体，其中所述接合垫以面数组的方式，配置于该芯片的该背面。
12.如权利要求9所述的芯片封装体，其中该芯片的该侧缘还包括一凹陷表面，其相对凹陷于该芯片的该侧缘，而局部的该连接线路配置于该凹陷表面上。
13.如权利要求9所述的芯片封装体，还包括多个导电接点，其分别配置于所述接合垫上。
14.如权利要求1所述的芯片封装体，其中所述焊垫以面数组的方式，配置于该芯片的该有源表面，且该硬质盖体还具有多个开口，其分别暴露出对应的所述焊垫。
15.一种芯片封装方法，至少包括提供一晶片，其中该晶片具有一有源表面及对应的一背面，且该晶片具有一第一芯片区域及相邻的一第二芯片区域，而该晶片还具有多个第一焊垫及多个第二焊垫，其分别配置于该第一芯片区域的该有源表面及该第二芯片区域的该有源表面；形成多个贯孔于该晶片上，而所述贯孔贯穿该晶片，并连接该有源表面及该背面，且依序排列于该第一芯片区域及该第二芯片区域的交界处；形成多个第一连接线路及多个第二连接线路于该晶片上，其中所述第一连接线路的一端分别穿过所述贯孔，而分别电性连接于所述第一焊垫，且所述第一连接线路的另一端还延伸至该第一芯片区域的该背面，并分别形成一第一接合垫于该第一芯片区域的该背面，并且所述第二连接线路的一端还分别穿过所述贯孔，而分别电性连接于所述第二焊垫，且所述第二连接线路的另一端还延伸至该第二芯片区域的该背面，并分别形成一第二接合垫于该第二芯片区域的该背面，而且局部位于所述贯孔之内的所述第一连接线路相连于局部位于所述贯孔之内的第二连接线路；将一第一硬质盖体及一第二硬质盖体分别配置于该第一芯片区域的该有源表面及该第二芯片区域的该有源表面；沿着该晶片的该第一芯片区域及该第二芯片区域的交界处来切割该晶片，且同时切割局部位于所述贯孔之内的所述第一连接线路及相连的局部位于所述贯孔之内的所述第二连接线路；以及将该晶片的该第一芯片区域及该第二芯片区域以切割的方式个别独立于该晶片的其它部分，使得该晶片的该第一芯片区域及该第一硬质盖体成为一第一芯片封装体，并且使得该晶片的该第二芯片区域及该第二硬质盖体成为一第二芯片封装体。
16.如权利要求15所述的芯片封装方法，其中在将该晶片的该第一芯片区域及该第二芯片区域以切割的方式分别独立于该晶片的其它部分之前，还包括形成多个导电接点于所述第一接合垫及所述第二接合垫。
17.如权利要求15所述的芯片封装方法，其中该第一硬质盖体以粘贴的方式，配置于该第一芯片区域的该有源表面。
18.如权利要求15所述的芯片封装方法，其中该第一硬质盖体的外围以粘贴的方式，配置于该第一芯片区域的该有源表面。
19.如权利要求15所述的芯片封装方法，其中该第一硬质盖体的材料包括导电材料、绝缘材料及透明材料其中之一。
20.如权利要求15所述的芯片封装方法，其中所述第一接合垫配置于该第一芯片区域的该背面的外围。
21.如权利要求15所述的芯片封装方法，其中所述第一接合垫以面数组的方式，配置于该第一芯片区域的该背面。
22.如权利要求15所述的芯片封装方法，其中将局部的所述第一连接线路分别形成于所述贯孔的内的方法包括电镀。
23.如权利要求15所述的芯片封装方法，其中在配置该第一硬质盖体及该第二硬质盖体时，该第一硬质盖体及该第二硬质盖体相互结构性连接，且在切割该晶片时，还包括切割该第一硬质盖体及该第二硬质盖体的相连部分，用以分离该第一硬质盖体及该第二硬质盖体。
全文摘要
一种芯片封装体及其方法，此芯片封装体包括一芯片及一硬质盖体，其中芯片具有一有源表面及多个焊垫，且这些焊垫配置于有源表面，而硬质盖体还配置于芯片的有源表面，且暴露出这些焊垫于有源表面的上方。此硬质盖体可保护芯片的有源表面，并增加芯片封装体的结构强度。此外，当硬质盖体的材料为铜或铝合金等导热材料时，硬质盖体可提高芯片封装体的散热效能。另外，当硬质盖体的材料为导电材料时，连接于芯片的接地端的硬质盖体还可降低外界对芯片的电磁干扰(EMI)。
文档编号H01L23/48GK1667823SQ200410039630
公开日2005年9月14日 申请日期2004年3月12日 优先权日2004年3月12日
发明者宣明智, 何凯光, 陈国明, 唐光辉 申请人:联华电子股份有限公司