专利名称：用于减少软错误率的具有稳定配置单元的可编程逻辑装置的制作方法
技术领域：
本申请涉及一种集成电路，例如可编程的逻辑阵列集成电路(可编程的逻辑装置)，更具体地说，涉及一种用于稳定可编程逻辑装置中的配置存储单元以便减少软错误率的方法。
背景技术：
可编程的逻辑装置是其中的逻辑可以由用户定制的集成电路装置。一个定制的可编程的逻辑装置当在系统中操作时，可以用于实现定制的逻辑功能。
为了定制可编程的逻辑装置，对所述装置加载配置信息(被称为“编程数据”)。所述编程数据可被存储在闪存芯片、盘驱动器或系统中的其它存储装置中。在加电时，编程数据可以从闪存芯片或其它存储装置装入在可编程逻辑装置上的配置随机访问存储器(CRAM)单元中。每个CRAM单元的输出或者是逻辑高信号，或者是逻辑低信号，这取决于在CRAM单元中存储的编程数据位的值。从每个CRAM单元输出的输出信号可用于控制相应的电路元件。所述电路元件例如可以是传递晶体管，例如多路复用器或多路分用器的逻辑元件中的晶体管，查看表中的晶体管，或在任何合适的可配置的逻辑电路中的其它可编程的电路元件。
当由CRAM单元控制的n沟道金属氧化物半导体(NMOS)晶体管的栅极为高时(因为CRAM单元含有逻辑1)，晶体管导通，使得信号可以在漏极端子和源极端子之间通过。当晶体管的栅极为低时(因为CRAM单元含有逻辑0)，晶体管截止。用这种方式，可以配置可编程逻辑装置上的晶体管，从而可以配置可编程逻辑装置的逻辑功能。
可编程逻辑装置用于电信、系统控制等领域内的许多灵敏的应用中。在这种环境下，通常希望可编程逻辑装置工作许多年而不损坏。因此，重要的是，可编程逻辑装置中的CRAM单元能够长时间存储编程数据而不发生任何不希望的改变。
可编程逻辑装置通常使用金属氧化物半导体(MOS)技术。这种可编程逻辑装置具有金属氧化物半导体场效应晶体管(MOSFET)。当辐射例如阿尔法粒子辐射或宇宙射线辐射撞击MOS晶体管时，便在晶体管的端子上积聚电荷。这可以引起端子上的电压改变。如果在CRAM单元中的晶体管的一个端子上出现过量的电压改变，则在CRAM单元中存储的位的值可能改变。这些所谓的软错误可以极大地影响可编程逻辑装置的操作，因此必须加以避免，以便实现稳定的装置操作。
借助于对CRAM单元增加附加的晶体管，使得其更加健壮，可以减少软错误对可编程逻辑装置的操作的影响。不过，对CRAM单元附加晶体管使得对CRAM单元增加实质的不动产。这是不希望的，因为其增加了用于实现给定的可编程逻辑装置设计所需的死区，这使得装置的成本更高。
软错误的影响也可以通过在每个晶体管结构的下方附加一个隔离井来减少，但是这趋于增加成本和装置的复杂性。
另一种用于减少软错误的影响的方法上使用纠错技术。利用这种方法，当检测到错误时，在可编程逻辑装置上的CRAM单元可被重新编程。虽然这种方法不需要在CRAM单元中增加不动产，但是，在每个重新编程的事件期间，具有一个使得装置不能被使用的非零的时间量。为了使系统操作的中断最小，应当使装置必须以最小频率被重新编程以便校正错误。
因此，需要一种用于减少集成电路例如可编程逻辑装置的软错误率的改进技术。
发明内容
按照本发明，提供一种具有改进的软错误率性能的集成电路。这种集成电路可用于数据处理系统中，使得减少错误对这种系统的影响。
所述集成电路可以是可编程的逻辑装置，或者是含有存储单元的其它的集成电路。所述存储单元可以基于具有金属氧化物半导体(MOS)晶体管的交叉耦联的反相器结构。这种存储单元可以借助于对每个单元附加一个或几个电容器被稳定。这种单元还可以借助于增加晶体管的强度被稳定。通过使用隔离井、纠错技术、健壮的单元设计以及其它这类方法，可以进一步减少软错误的影响。
可以在交叉耦联的反相器的各个输出端子之间(即在存储单元的输入和输出端子之间)提供稳定电容器，因为对于给定的附加电容值，在这个位置实现单元的稳定尤其有效。
附加的电容器可以通过使用金属-绝缘体-金属结构被形成。所述电容器可以上垂直的(在可编程逻辑装置衬底的表面的上方的不同高度上具有电极)，或者是水平的(在平行于衬底表面的平面内具有电极)，或者可以使用垂直结构和水平结构的组合被形成。
本发明的其它特征、本发明的性质以及各种优点，由下面给出的附图以及优选实施例的详细说明，将会更加清楚。
图1表示说明性的可编程逻辑装置的集成电路，其中具有按照本发明的用于增加装置的稳定性的电路；图2表示说明性的可编程逻辑装置的集成电路的一部分，其中具有按照本发明的用于编程配置存储单元的电路；图3表示常规的可编程逻辑装置的配置存储单元，表示单元的输入端子和输出端子的电压；图4是常规的MOS晶体管的截面图，表示在阿尔法粒子撞击期间电荷是如何产生的；图5是表示和由图4的阿尔法粒子产生的电荷相关的电流如何随时间变化的曲线；
图6表示具有按照本发明的附加的稳定电容器的配置存储单元；图7是反相器的电路图，在反相器的输入端并跨过反相器的一个晶体管具有附加的电容；图8是按照本发明的被稳定的配置存储单元的说明性的电路图；图9是表示按照本发明响应收到阿尔法粒子撞击而发生的被稳定的配置存储单元的输入和输出上的电压改变的曲线；图10是按照本发明可用于稳定图8的配置存储单元的具有两个基本上是平面的垂直相对的电极的说明性的垂直形成的电容器的截面图；图11是按照本发明的一个说明性的水平形成电容器的顶视图，具有水平相对的并且被设置在平行于可编程逻辑装置的衬底的平面中的并可用于稳定图8中的配置存储单元的电极；图12是一个侧视图，表示在按照本发明用于稳定图8所示的类型的配置存储单元的混和电容器结构中，垂直电容器结构(具有垂直于衬底表面的平面设置的电极)和水平电容器结构(具有在平行于衬底的表面的平面内设置的电极)是如何组合的；图13是按照本发明的一个说明性的可编程逻辑装置的侧视图，具有电容器稳定的配置存储单元，并具有混和的信号电路，其使用由相同的材料层形成的电容器作为配置存储单元的电容器；以及图14是按照本发明的可用于稳定图8所示的配置存储单元的说明性的MOS晶体管布局的顶视图。
具体实施例方式
图1示出了按照本发明的一种说明性的可编程逻辑装置10。本发明也可以应用于具有存储单元的其它的集成电路(例如存储芯片)。为清楚起见，本发明主要根据集成电路例如可编程逻辑装置进行说明。
装置10可以具有可编程逻辑的区域12的若干行和若干列。区域12可以呈两维的阵列被设置在装置10上，例如作为5-300行和5-300列的区域12的阵列，或者其它合适尺寸的阵列。
区域12中的逻辑可以使用互连资源(例如垂直的和水平的导体14)互连。这些导体例如可以包括相对大的区域间的导体，其沿行或列延伸通过全部或一些逻辑区域12。可以具有任何合适数量的导体14。例如，沿区域12的每行和每列可以具有大约10-30个导体14。可以使用可编程逻辑选择地连接每行或每列中的全部导体14或导体14的子集和在该列中的相关的逻辑区域12。如果需要，可编程逻辑也可以用于直接互连垂直的和水平的导体14。导体14可以是连续的或者上分段的，如果是分段的，则可以被可编程地连接从而作为连续的导体。
输入输出电路16可用于互连装置10的逻辑和外部元件(例如通过和一个组件中的插脚相连的I/O焊盘)。也可以使用附加的电路例如用于编程和测试装置10的电路。为了避免使附图复杂，图1中未示出装置10的可编程的逻辑互连以及编程电路和测试电路的细节。此外，图1的布置只是说明性的。如果需要，可以使用任何合适的可编程逻辑装置的体系结构作为装置10。
可编程逻辑装置10可以在实质上未编程的状态下交付给顾客(用户)。用户可以使用设备(一种被称为程序编制器的装置)编程或配置装置10，使得装置10执行所需的定制的逻辑功能。有时两个或多个导体必须选择地和一个第三导体相连。这种类型的功能可以使用被含有编程数据的存储元件控制的开关来实现。这种开关可以是传递晶体管(例如用于选择地连接各个互连资源的传递晶体管)，或者是在其它可编程逻辑元件中的晶体管，例如多路复用器、多路分用器、查看表等中的晶体管。这些不同的可编程元件有时被称为可编程的逻辑连接器(PLG)。图1中示出了可以形成可编程的逻辑连接器元件的全部或部分的一个说明性的晶体管20。
在装置10上的可编程的逻辑连接器和其它元件一般由可编程的功能控制元件(FCE)控制。可编程的功能控制元件例如可以基于可编程的存储单元。使用数据和地址线利用编程数据(配置数据)加载的存储单元有时被称为配置随机访问存储器(CRAM)单元。在一些附图中，存储单元用字母R表示。例如在图1中，存储单元18便用字母R表示。
在装置10的可配置的逻辑元件中的存储单元和相应的可编程的晶体管可以由用户配置，以便在可编程的逻辑装置10上执行所需的逻辑功能。例如，两个输入的多路复用器的状态可以通过编程一个相关的存储单元来控制，使得或者输出0或者输出1。如果在存储单元中存储的编程数据位是0，则存储单元在其输出提供0，这将引起多路复用器中的相关的晶体管电路(例如图1中的晶体管20)连接多路复用器的第一输入到其输出。这样编程存储单元，使得存储单元提供1时，使多路复用器连接其第二输入到其输出。许多元件例如电流源、延迟发生器和其它电路也可以利用存储单元被可编程地控制。
如图2所示，在可编程逻辑装置10中的存储单元18的一些或全部可被排列成阵列22。在阵列22中可以具有任何合适数量的存储单元的行和列。例如，可以有100或更多个行和列，200或更多个行，500或更多个行，500或更多个列，1000或更多个行，1000或更多个列等。
控制块电路24可以从一个或几个插脚例如插脚26接收编程数据。控制块24可以和地址线电路28以及数据输入/数据输出以及寄存器电路30耦联，并且可以使用电路28和30在单元18中存储或编程所述编程数据。地址线电路28可用于利用合适的一个地址线32在一行中选择地寻址存储单元18。一般地说，在给定行中的所有的存储单元18同时被寻址。如果需要，在装置10上的单元18可被组织成为多个阵列22，每个阵列具有地址线电路28用于同时寻址装置的那一部分上的列的所有单元(例如在那一行中的所有的1000或更多的单元)。
数据输入/数据输出和寄存器电路30用于支持数据加载操作，其中编程数据沿着数据线34被传递给单元18。数据(串行数据)一般使用电路30中的移位寄存器串行地移动到一个位置，然后沿着数据线34同时(例如同时对阵列22中的1000或更多的单元的列)并行地路由到阵列22的单元的所有的列。当需要读出加载的存储单元18的内容时(例如为了检查是否发生了要求阵列22被重新编程的错误)，这个处理被颠倒。控制块24和图2的其它电路可以在时钟输入端例如时钟输入36接收一个或多个时钟输入信号。用于在装置10上加载和读出编程数据的时钟速率例如可以是20-40MHz。在用户操作期间用于装置10的一般的时钟操作速度通常更高(例如200MHz或更高)。
在电路30中的移位寄存器电路的串行到并行和并行到串行的操作、在阵列22的行中的所有单元的并行加载/卸载(和在存储芯片结构中同时读/写16-64位字相对)、以及由控制块24使用的相对慢的时钟速度，都趋于减慢图2的电路的加载和卸载操作。不过，当考虑优化可编程逻辑装置10的设计时，加载和卸载速度一般不是最重要的因素，这是因为这些操作并不频繁地进行。
需要使可编程逻辑装置中的可编程存储单元稳定，从而使可编程逻辑装置10的操作稳定。辐射引起的影响是使存储单元不稳定的潜在的原因。当存储单元受到阿尔法粒子、宇宙射线以及其它的辐射源的撞击时，可以在构成存储单元的晶体管的灵敏的区域产生电荷。这可以导致不希望的电荷积累，因而导致在存储单元的节点上的不希望的电压的改变。如果节点电压的改变太大，则存储单元发状态发生不可预料的翻转。
基于交叉耦联的反相器结构的现有技术的存储单元38如图3所示。利用数据和地址线可把编程数据提供给单元38的输入端。清除线(CLR)用于在编程之前清除单元的内容。在单元输入端的电压是VA。在单元输出端的电压是VB。在操作期间，VA和VB彼此相反(例如一个为高而另一个为低)，并且必须保持相对恒定，以便避免引起交叉耦联的反相器的状态翻转。如果VA或VB偏离其稳态值太多，则由所述电压馈给的反相器的输出可能翻转，从而改变在单元38中存储的编程数据的位。
图4示出了说明性的阿尔法粒子撞击对MOS晶体管40(例如单元38中的一个晶体管)的影响。晶体管40被形成在硅衬底42上。晶体管的操作被栅极端子43上的电压控制。对于晶体管的源极端和漏极端的源极扩散和漏极扩散表示为区域44和46。这个说明性的晶体管的耗尽区的边界由虚线48表示。
当阿尔法粒子50撞击到晶体管40上时，便产生电子空穴对，由在粒子的路径52附近的-和+符号表示。箭头54表示由于引起电场漂移在端子44上一些电子是如何积聚的。箭头56表示由于载流子的扩散，其它的一些电子如何积聚在端子44上。在图5中示出了在撞击事件之后发生的作为时间的函数的由说明性的阿尔法粒子撞击引起的电流(例如每单位时间在晶体管端子例如端子44上积聚的电荷)。在图5的曲线下方的面积表示在晶体管的端子上积聚的总的电荷。如果积聚过多的电荷，在所述端子上的电压(即在图3的结构中的VA或VB)将改变如此之大，使得引起存储单元的状态翻转。由于辐射导致的单元18的状态的错误可被称为软错误。通常希望装置10的软错误率尽量低，而不过多地折衷装置的性能。
为了防止在存储单元18中存储的编程数据发生不应有的改变，可以对存储单元18进行稳定。图6示出了一种具有稳定特征的说明性的存储单元。单元18可以通过数据线34和地址线32(用于控制相应的地址线选通晶体管33)对其输入端提供编程数据进行编程。清除线62用于在用编程数据对单元18加载之前清除单元18(以及阵列22的其它的单元)。
用于稳定单元18的操作的一种方法是加强所述单元中的晶体管。如图6所示，单元18也可以通过对其提供附加的电容例如电容64，66和68被稳定。这些电容器在辐射撞击邻近的晶体管而引起电荷积聚的事件中作为电压缓冲器，其可以具有千万亿分之一法拉范围内的值。电容器64被连接在单元18的输入端和地之间，用于帮助维持电压VA恒定。电容器66连接在单元18的输出端和地之间，用于帮助维持电压VB恒定。可以提供这些电容器中的任何一个，或者两者都提供。此外，可以和电容器68结合提供电容器64和66中的一个或两个，或者可以省略电容器64和66而只使用电容器68。只使用电容器68通常是优选的，因为对于一个给定的电容值，和电容器64或66相比，电容器68在稳定单元18方面更为有效。
这个增加的效率是因为在存储单元18的输入和输出节点上经历的相对电压改变。当电压VA沿向上的方向波动时，由于通过反相器58和60的晶体管的耦合或反馈，电压VB则相应地下降。结果，在电容器68的一端的电压通常沿着和电容器68的另一端的电压相反的方向被驱动。这导致效率的提高，借以使电容器68的有效电容增加2倍。这个效果可被称为米勒效应。
可以参照图7理解电容器68相对于电容器64和66的有效电容的米勒效应的增加。在图7的例子中，对单元18的反相器晶体管的输入电压VIN是一个阶跃函数(例如从0V上升到1V，如图7的反相器的输入附近的插图所示)。这使得输出电压从1V下降到0V，如图7的反相器输出端附近的插图所示。因为在图7的反相器电路中电压的上升(ΔV＝1V)伴随着输出电压的相应的下降(ΔV＝-1V)，对于给定的被缓冲电流值，在电容器68的位置的电容器相对于在电容器64的位置的电容器的净电压的改变实际上加倍。
由公式1和公式2可以进一步理解电容器68相对于电容器64的实在效率或强度的倍增。
i＝dQ/dt(1)Q＝CV (2)在公式1中，电流i表示在辐射撞击期间电容器吸收或放出的电流的数量(例如由于阿尔法粒子的撞击而积聚的电荷)。电容C越大，可以放出或吸收越多的电流，因而电容器的电压缓冲能力越大。如公式2所示，在C和V之间具有一种线性关系。V(在电容器两端测量的)的改变比预期的较大的电路中，对Q的影响(因此对dQ/dt的影响)与电容C较大且电压只改变一个预期的量相同。因为图7的反相器电路使得电容器68两端的电压改变ΔV1是输入电压(1V)的改变的2倍(2V)，而电容器64两端的电压(1V)的改变ΔV2和输入电压(1V)的改变相同，电容器68具有至少等于电容器64的两倍的有效电容。
此外，电容器68作为单元18的输入节点的电压VA和输出节点的电压VB的缓冲器，这实际上第二次使电容器68的功效加倍。电路反馈的影响可以减少电容器68的真实的效率。然而，由于在电路中设置有电容器68，在使单元18稳定方面电容器68的能力是电容器64和66的能力的4倍之多。
图8示出了说明性的存储单元18，其中使用电容器68稳定存储单元。单元18比不包括电容器68的相同结构的单元稳定得多，这是因为电容器68在辐射撞击之后在反相器58或60的晶体管的一个端子积聚电荷的情况下作为电压缓冲器。因此可编程逻辑装置10或者具有图8所示的类型的单元18的其它集成电路比其它可能的电路具有较低的软错误率。
图9的上部的轨迹表示当单元18的反相器晶体管受到产生图9的下部的轨迹所示的那种电流曲线的辐射撞击时，计算的在图8的单元18的输入端和输出端的电压VA、VB的电压波动。虽然在输入和输出节点上的电压轨迹彼此接近，它们保持分开，借以说明由于电容器68的稳定作用单元18的状态是如何被保持的。计算表明，没有稳定电容器68的相同的单元的状态将被相同大小的辐射撞击所破坏。
稳定电容器例如电容器64，66和68可以通过增加某些晶体管元件的重叠被构成(例如作为电容器电极的扩散层、氧化物层和在这些元件中的导电层)。栅极-氧化物稳定电容器可以被构成使得具有足够的电容(例如1-10fF或5-10fF)，以便产生一个所需数量的单元稳定度。这种类型的稳定电容可以通过增加某些晶体管元件的不动产或尺寸来生产，这又使得增加辐射撞击的“积聚面积”。因为增加的积聚面积导致软错误率增加(正是通过附加稳定电容要解决的问题)，一般最好使用这样的电容器结构来制成稳定电容，即所述结构可以通过不消耗多于使用常规的存储单元设计消耗的不动产的附加的不动产来实现。
可以使用许多合适的电容器结构提供存储单元的稳定电容，而不增加由单元消耗的不动产。例如，稳定电容也可以通过使用金属-绝缘体-金属(MIM)结构来制造，或者对电容器的一个或两个电极使用掺杂的多晶硅，来制造。这些结构可以在位于可编程逻辑装置模片或衬底上的存储单元上方的一些层中被构成。
用于稳定电容器70的一种合适的结构如图10所示。利用图10的方法，电容器70被垂直地形成在和晶体管以及可编程逻辑装置的其它元件同一个硅衬底上。下部电极72(例如掺杂的多晶硅层或金属层)可被淀积，然后淀积介电层74和上电极层72(例如掺杂的多晶硅层或金属层)。多晶硅层或金属层的每一层都位于和形成可编程逻辑装置10的硅衬底的表面平行的平面内。可以使用任何合适的材料制造稳定电容器。例如，可以使用金属合金或例如铜、铝或钨作为其中的金属。也可以使用掺杂的多晶硅或其它的导电材料制造电极。介电层例如氧化硅(例如在多晶硅电极上热生成的氧化硅或在多晶硅或金属电极层上淀积的氧化硅)、氮化硅、自旋玻璃(spin-on glass)、聚合物或其它合适的材料可用作电介质材料。
利用图10的方法，通常需要制造薄的介电层。电容C和厚度成反比，因此使用薄的介电层趋于增加电容器的电容，而不增加由电容器消耗的不动产的数量。利用一种合适的结构，用于分开金属层72的介电层74的厚度可以是几百到几千个埃。这可以和用于分开金属互连层的相对较大的氧化物厚度(几千埃)以及用作典型的装置10上的栅极氧化物的相对较小的氧化物厚度(例如20埃)相比。
图11的电容器76的顶视图中示出了用于稳定电容器的另一种合适的电容器结构。图11的电容器76使用水平相对的交错的金属区域构成，所述相对的两个金属区域位于同一平面内。这个平面平行于用于形成装置10的硅衬底的表面。一个金属区域具有向右延伸的金属指状物78，另一个金属区域具有向左延伸的金属指状物80(在图11所示的方位下)。在一种典型的结构中，具有许多交错的指状物，并且用于分开指状物的距离只由制造工艺的允差限制，使得图11所示的那种类型的水平结构的总电容可以较大。图11的结构只是说明性的。可以使用任何合适的结构来形成具有水平相对的电极的稳定电容。例如，电极可以被形成同心的螺旋形或者其它的图案，或者可以由其它的合适的导电材料例如掺杂的多晶硅制成。
图10的稳定电容器70使用垂直的结构，其中每个电极相对于构成可编程逻辑装置的硅衬底的表面处于不同的高度。图11的稳定电容器76使用水平结构，其中每个电极相对于硅衬底的表面处于相同的高度。
如果需要，单元18可以使用基于混和结构的稳定电容器，其具有垂直设置和水平设置的两种电极元件。图12示出了具有混和的垂直-水平结构的说明性的稳定MIM电容器的侧视图。在图12的电容器82的情况下，具有多层由各个介电层分开的金属层。每个金属层可以具有一对水平相对的电容器电极，如图11的结构中所示。例如，电容器82的金属层84可以具有一组金属指状物86，其和另一组金属指状物88水平相对。位于金属层84的下方的金属层90可以具有其自身的几组金属指状物，例如金属指状物92和94。类似地，金属层96可被提供在金属层90的下方。金属层96可以具有水平相对的几组金属指状物98和100。如果需要，可以由掺杂三多晶硅或其它导电材料构成这些电极的一些或全部。可以提供附加的一些金属或多晶硅电极层。
为了从垂直获得的电容和水平获得的电容得到利益，每层的多个电极可以上交替的。在图12的截面图中，由和指状物相关的交错的+和-符号示出了垂直分开的电极层的交替的极性。使用通孔和其它的层间导体(图12中未示出)，“+”电极可以全部相互电气互连，“-”电极可以全部电气互连。在相互水平相对地设置的+和-电极之间形成电容，并且在相互垂直设置的+和-电极之间形成电容。其效果是累加的，借以提高图12的混和结构的能力，使得以较小的表面积产生较大的电容。因而，图12的稳定电容器结构能够有效地使用不动产。
一些可编程逻辑装置可以具有混和信号电路，混和信号电路在同一个装置上处理模拟信号和数字信号两种信号。混和信号电路的一个例子上模数转换器电路。当可编程逻辑装置10含有混和信号电路时，一般需要包括高精度的混和信号电容器，以便处理模拟信号。在图12的说明性的可编程逻辑装置中，混和信号电路102和可配置存储单元电路104具有相关的电容器106和114。
电容器106可用于模拟应用(例如作为和电容器106电气相连的模拟放大电路的一部分)。电容器114可以作为稳定电容器，例如图6的电容器64，66或68之一。电容器106和114可以由顶层金属构成(例如金属层8或M8)。每个电容器可以使用图10所示的那种结构，其中上下电极被垂直相对的设置。
在图13的结构的情况下，电容器114的上电极层116’和电容器106的上电极层108’可以在装置制造期间在同一个金属淀积步骤期间形成。类似地，电容器114的下电极层118’和电容器106的下电极层110’可以在同一个金属淀积步骤期间形成。模拟电路电容器106和存储单元电容器120和112的上下电容器电极可以被在同一个介电层淀积步骤期间形成的介电层120和112分开。
电容器106和114可被形成在一般作为在金属层8(M8)和金属层7(M7)之间的介电绝缘提供的空间内(即在用于隔离最上方的金属层(M8)和相邻于最上方的金属层(M7)的介电层内)。在图13的侧视图中，这些介电绝缘层的上下边界由虚线122和124示出了。
模拟电路的考虑通常要求模拟电容器形成在装置10上的上金属层(例如M8)内。在图13的结构的情况下，稳定电容器114可以在形成模拟电容器例如电容器106的同时被形成。通过附加金属和介电层128的通孔(例如通孔126)和类似的通孔可用于使稳定电容器114和单元118的其它电路电气相连。
如果需要，稳定电容器(使用图10，11和12的任何一种结构)可以在较低的层中被形成(例如比金属层7较低的层、比金属层6较低的层，比金属层5较低的层，比金属层4较低的层，比金属层3较低的层，比金属层2较低的层等)。使用这种低层形成稳定电容器的优点在于，这种方法需要较少的通孔。当优化在金属互连层中的互连路径时，所述通孔可能形成阻断，因此，如果可能，一般应当最少地使用通孔。
对单元18提供稳定电容趋于减慢使用单元18进行的数据写操作的速度。在一些应用中(例如高速存储器芯片)，这个写速度的减慢可能是不能接受的。在可编程逻辑装置10中，单元18的写速度不太重要，这是因为单元18的写速度影响编程操作但不影响可编程逻辑装置10为用户执行逻辑功能的速度。此外，提高单元的写速度对编程操作的影响是相对小的，特别是和在编程时已经涉及的有些费时的串并转换任务相比时。如果需要，单元18的软错误性能可通过增加在交叉耦连的反相器(例如图6和图8中的反相器58和60)中的晶体管的强度而被增加。当这些晶体管的强度被增加时，VA的降低(图9)和VB的升高(图9)减小，这是因为晶体管的强度增加每个反相器发出和吸收用于稳定在单元18的输入和输出端上的电压所需的电流的能力。晶体管的强度可以通过增加晶体管的W/L比来增加，其中W是晶体管的栅极宽度，L是晶体管的栅极长度。
图14示出了单元18的强度增强的反相器晶体管130的布局的顶视图。存储单元反相器晶体管一般被制造使其栅极长度L等于可以在器件上实现的最小的特征尺寸，如图14对于晶体管130示出的。在传统的设计中，栅极宽度一般被减小到一个最小宽度WMIN。WMIN一般大于λ。例如，WMIN可以大约等于2-3λ。这提供足够的容差，使得正确地把源极和漏极接点开口设置在源极和漏极扩散区132和134的中心。(源极和漏极接点开口一般具有a＝λ的尺寸，并需要附加的栅极宽度，以便确保接点开口正确地对准晶体管。)通过把栅极宽度W增加到大于WMIN的值，可以相对于常规的可编程逻辑装置的反相器晶体管增加晶体管130的强度。利用这种结构，晶体管能够响应辐射撞击导通更大的电流，借以使得单元18能够较好地处理和辐射撞击相关的积聚的电荷而不改变单元的状态。任何大于由使用的制造工艺允许的最小宽度的合适的栅极宽度W都将产生“强度加强的”晶体管。作为例子，可以使用比WMIN的值大10％或更多，大20％或更多，或大50％或更多的栅极宽度。
另一种用于减少辐射撞击的影响的方式是在可编程逻辑装置10上使用错误检测和校正电路。例如图2的控制块24可以被配置用于周期地读取存储单元阵列22的编程数据的内容。这个信息可以和预先获得的关于正确的存储单元的内容的信息相比较。例如，可以使用循环冗余检查(CRC)技术使读出的数据和先前存储的数据进行比较。如果检测到在读出的配置数据和先前存储的数据的CRC值之间的差异，则控制块可以断定发生了软错误，因此利用编程数据的正确数据(保留版本)对阵列中的存储单元重新编程。存储单元的内容可以被定期地(例如每10毫秒)检查。因为编程可能大约占用100毫秒，最好在提供控制块24的错误检测和校正能力之外通过提供稳定电容器(例如电容器64，66和68)与/或通过增加反相器晶体管的强度把编程事件的频度减到最小。
上面仅是本发明的原理性的说明，不脱离本发明的范围和构思，本领域技术人员，可以作出各种改变和改型。
权利要求
1.一种在可编程逻辑装置上的可编程逻辑装置配置存储单元，其在可编程逻辑装置配置存储单元的输入端接收编程数据，并在相应的可编程逻辑装置配置存储单元的输出端提供输出信号，其中所述输出信号被施加于在可编程逻辑装置上的可编程的逻辑连接器，以便配置所述可编程的逻辑连接器，所述可编程逻辑装置配置存储单元包括连接在可编程逻辑装置存储单元的输入端和可编程逻辑装置存储单元的输出端之间的一对交叉耦连的反相器，其中所述交叉耦连的反相器存储编程数据；以及连接在可编程逻辑装置配置存储单元的输入端和可编程逻辑装置存储单元的输出端之间的稳定电容器，其中所述稳定电容器用于当所述存储单元受到辐射撞击时缓冲在可编程逻辑装置配置存储单元的输入端和可编程逻辑装置配置存储单元的输出端上的电压。
2.如权利要求1所述的可编程逻辑装置存储单元，其中所述交叉耦连的反相器和其它的存储单元电路被形成在可编程逻辑装置上的硅衬底内，并且其中所述稳定电容器被形成在交叉耦连的反相器和其它存储单元电路的上方，使得所述稳定电容器不会导致所述存储单元消耗较多的不动产，不然的话将被所述存储单元消耗的较多的不动产。
3.如权利要求1所述的可编程逻辑装置存储单元，其中所述稳定电容器具有至少两个相对的金属电极。
4.如权利要求1所述的可编程逻辑装置存储单元，其中所述稳定电容器具有至少两个被一个电介质层分开的基本上是平面的电极。
5.如权利要求1所述的可编程逻辑装置存储单元，其中所述单元使用具有衬底表面的衬底来构成，并且其中所述稳定电容器具有被设置在平行于所述衬底表面的平面内的至少两个水平相对的电极。
6.如权利要求1所述的可编程逻辑装置存储单元，其中所述单元使用具有衬底表面的衬底来构成，并且其中所述稳定电容器具有至少两个被一个电介质分开的电极层，并且其中至少一个电极层包括在平行于衬底表面的平面内的第一和第二水平相对的电极。
7.如权利要求1所述的可编程逻辑装置存储单元，其中所述稳定电容器具有至少三个电极层，每个电极层包括至少两组相对的金属指状物。
8.如权利要求1所述的可编程逻辑装置存储单元，其中所述稳定电容器具有至少三个电极层，每个电极层包括至少两组相对的金属指状物，其中相邻层中的所述指状物具有相反的极性。
9.如权利要求1所述的可编程逻辑装置存储单元，其中所述存储单元利用这样一种制造工艺被制造，所述制造工艺使得能够制造栅极宽度对栅极长度之比具有给定最小值的晶体管，其中所述交叉耦连反相器含有各自具有特定的栅极宽度对栅极长度之比的晶体管，其中至少一个所述晶体管通过对其提供大于所述制造工艺允许的栅极宽度对栅极长度之比的给定最小值的栅极宽度对栅极长度之比来加强其强度。
10.如权利要求9所述的可编程逻辑装置存储单元，其中其强度被加强的晶体管的栅极宽度对栅极长度之比至少比栅极宽度对栅极长度之比的给定最小值大20％。
11.如权利要求10所述的可编程逻辑装置存储单元，其中所述给定的栅极宽度对栅极长度之比大约是3。
12.如权利要求1所述的可编程逻辑装置存储单元，其中所述单元由具有衬底表面的衬底制成，在所述衬底表面的上方一个接一个地形成至少6个金属层，使得第一金属层最接近衬底表面，第六金属层最远离衬底表面，其中所述稳定电容器具有由前4个金属层之一构成的电容器电极。
13.一种可编程逻辑装置，包括多个存储单元，它们被设置在具有存储单元的行和列的阵列中，其中每个存储单元具有存储单元输入端和存储单元输出端，连接在所述存储单元输入端和存储单元输出端之间的一对交叉耦连的反相器，以及稳定电容器，其具有分别与存储单元输入端和存储单元输出端相连的两个端子，其中在阵列中的所述稳定电容器帮助阻止由于辐射撞击而在所述可编程逻辑装置中发生的软错误；和存储单元相连的地址线，每个地址线可以寻址在存储单元阵列中相应的一行；和存储单元相连的数据线，用于向存储单元传递编程数据；地址线电路，用于控制所述地址线；以及寄存器电路，其为存储单元接收串行的编程数据，并使用所述数据线并行地同时把编程数据提供给阵列中的所有列上的阵列的存储单元。
14.如权利要求13所述的可编程逻辑装置，其中所述阵列包括至少200列存储单元，并且其中寄存器电路与被并行地供给编程数据的至少200个相应的数据线相连，使得在阵列的给定行中的至少200个存储单元同时加载编程数据。
15.如权利要求13所述的可编程逻辑装置，其中在每个存储单元中的所述稳定电容器包括至少两个金属电极。
16.如权利要求13所述的可编程逻辑装置，其中在每个存储单元中的所述稳定电容器包括至少两个垂直相对的金属电极。
17.如权利要求13所述的可编程逻辑装置，其中在每个存储单元中的所述稳定电容器包括至少两个水平相对的金属电极。
18.如权利要求13所述的可编程逻辑装置，其中在每个存储单元中的稳定电容器具有交错的金属指状物，并由至少两个金属层构成。
19.如权利要求13所述的可编程逻辑装置，其中在每个存储单元中的稳定电容器具有交错的金属指状物，并由至少3个金属层构成。
20.如权利要求13所述的可编程逻辑装置，还包括硅衬底和在所述硅衬底上形成的至少5个金属层，其中最接近硅衬底的金属层是底层，最远离硅衬底的金属层是上层，其中在每个存储单元中的稳定电容器由4个最底金属层中的至少一个构成。
21.如权利要求13所述的可编程逻辑装置，还包括硅衬底和设置在所述硅衬底上的、由各个介电层分开的多个金属层，其中最接近硅衬底的金属层是底层，最远离硅衬底的金属层是上层，其中在每个存储单元中的稳定电容器形成在用于隔离最上金属层和与所述最上金属层相邻的金属层的介电层内。
22.如权利要求13所述的可编程逻辑装置，还包括模拟电路；以及和所述模拟电路相连的模拟电容器，其中所述模拟电容器利用至少一层金属层构成，其中稳定电容器利用和模拟电容器中使用的相同的金属层被构成。
23.如权利要求13所述的可编程逻辑装置，其中所述稳定电容器包括由掺杂的多晶硅构成的至少一个电容器电极。
全文摘要
本发明提供一种具有降低的软错误率的配置存储单元的可编程逻辑装置。稳定电容器可连接在每个存储单元的输入端和输出端之间。所述电容器可以是利用垂直结构、水平结构或混和的垂直－水平结构构成的金属－绝缘体－金属电容器。所述存储单元可以具有其强度被增强的反相器晶体管，以便帮助稳定所述存储单元。
文档编号H01L27/11GK1574632SQ20041004465
公开日2005年2月2日 申请日期2004年5月19日 优先权日2003年5月21日
发明者约翰·E·特纳 申请人:阿尔特拉公司