在基底上制作集成电路及形成均匀铜内联机的方法

专利名称：在基底上制作集成电路及形成均匀铜内联机的方法
技术领域：
本发明是有关于一种具有改善性能的铜内联机(interconnect)制造方法，其中是形成一导电层来作为蚀刻转换步骤的硬掩膜及化学机械研磨步骤的停止层。
背景技术：
半导体组件内的集成电路通常是由数个具有金属线路的层所构成。在组件中，层间与层内的金属线路是由一或多层绝缘层隔离以避免电性路径间所产生的干扰降低了组件性能。
一般形成金属线路是利用镶嵌制程来进行，金属会被沉积在介电层的沟道内，例如是路径上的孔洞内或沟槽内。通常扩散阻障层会形成在金属层与介电层之间，以保护金属不会被腐蚀与氧化，并且避免金属离子游离到介电层中。其中，金属层是藉由化学机械研磨(chemical mechanical polish，CMP)来进行平坦化。现今金属间的相互连结技术中，包括有以铜来取代铝以减少金属的电阻，并利用改良过的微影制程来减少通道与沟槽的宽度以增加速度与效率，同时更降低绝缘材料的介电常数以使金属内联机间的电容耦合现象可以最小化。目前通道与沟槽的制作技术已达到次微米尺寸的制程，一般皆低于0.30μm，较为先进的组件更达到极小的尺寸如100nm或者是更小。SiO2的介电常数通常约为4左右，在先前的技术中经常被使用作为介电层，不过介电常数小于3的绝缘材质也已开始被应用在新的组件上。
需要注意的是，虽然新的技术已可缩小通道的孔洞与沟槽的宽度，但是制作厚度薄且均匀的扩散阻障层仍有困难性，不过现在已可藉由原子层沉积(atomic layer deposition，ALD)的新技术来形成。
在小孔洞中，原子层沉积具有较化学气相沉积(CVD)为佳的孔隙填补能力，且可藉由依序沉积三种以上的元素成数个单层以构成一复合层。
目前铜沉积的发展如美国第6,420,258号所述，包括铜的选择性成长是藉由电化学方法来形成在沟槽内的顺应性晶种层上。这个方法可减低化学机械研磨(CMP)在金属上所产生的不均匀的情况，并可将铜内联机顶端上的碟化(dishing)现象最小化。然而，在利用化学机械研磨以去除基底表面上的晶种层时，底层的扩散阻障层的厚度通常会过薄而不能有效作为化学机械研磨的停止层，而使平坦化难以控制。
在美国第6,153,935号专利中，在金属内联机中选择性沉积一扩散阻障罩，以提供修正、防护及改善、阻挡电子的移动。在美国第6,441,492号专利中，藉由铼、铑和钌等在铜内联机上形成阻障层来阻挡铜的扩散。
在美国第6,004,188号专利中，利用钛/氮化钛(Ti/TiN)在介电层上形成牺牲阻障层(sacrificial barrier layer)，并在介电层中产生通道后，在铜金属层通道内沉积钽/氮化钽(Ta/TaN)的扩散阻隔衬层，如此可避免在化学机械研磨过程中铜金属层上的碟化现象。在CMP的第一步骤中，铜金属层会被研磨降低表面，并且也以相对缓慢的速率移除介电层上的钽/氮化钽；接着，在CMP的第二步骤中，在大约相同的速率中移除钛/氮化钛(Ti/TiN)以使铜变的平坦。其中，美国第6,417,095号专利中亦述及牺牲层。
在美国第6,528,426号专利中，碳化硅(SiC)停止层被用来保护例如是多孔性氧化硅较脆弱的介电层底层；在美国第6,509,267号专利中，在介电层侧壁上顺应性形成氮化物和钽阻障层，以防止铜在蚀刻过程中会溅镀(sputter)到介电层。
在美国第6,482,741号专利中，在具有非结晶碳和氟的介电层的通道底部及侧壁，利用电浆处理形成一碳导电层，导电层会产生与扩散阻隔及铜金属层的晶种层相同的作用，然而，此方法无法防止铜的碟化现象。
因此，铜金属线的形成方法仍有改善的空间，例如在CMP第一步骤中须提供一较佳的停止层，以将铜自部分基底上移除，并在CMP的第二步骤中进行铜内联机的平坦化时防止碟化现象的发生。同时，此方法亦需适用于在铜金属层和介电层间导入扩散阻障层。

发明内容
有鉴于此，本发明的目的在于一种改善形成铜金属线的方法，在铜内联机的平坦化过程中可提供良好的化学机械研磨均匀性。
本发明的另一目的在于一种改善形成铜金属线的方法，其包括一电化学沉积步骤，可在进行研磨晶种层的化学机械研磨步骤时，用来避免经由一扩散阻障层击穿进入一介电层的情况。
本发明的另一目的在于提供一个导电层作为一硬掩膜层(hard mask)及镶嵌结构的化学机械研磨停止层。
以上目的，可藉由在镶嵌结构中形成一导电层来达成。提供一基底，基底上具有一露出表面的第一金属层。依序形成一蚀刻停止层与一介电层于基底上。利用化学气相沉积、电浆辅助化学气相沉积或物理气相沉积溅镀法于介电层上形成一导电层以作为后续电浆蚀刻程序的硬掩膜层。涂布一光阻层，并对其进行图案化以在导电层上形成例如是沟槽或介层洞的开口。然后，利用电浆蚀刻程序将开口形成在下方层上，并将部分的第一金属层暴露出来。或者，在双镶嵌制程中，开口亦可以是形成在介层洞上的沟槽。
于导电层(EC)、开口的侧壁及底面上顺应性形成一扩散阻障层。接着，于扩散阻障层上形成一铜晶种层，并利用第一CMP步骤将导电层上的扩散阻障层去除。
导电层的存在可避免第一次CMP步骤将厚度薄的扩散层全部自介电层上移除时侵蚀到介电层。导电层具有停止层的功能，相较于邻近的扩散阻障层与铜晶种层，导电层具有缓慢的研磨速率。利用一电化学程序，将一铜金属层选择性沉积在剩下的铜晶种层上，并填入开口中。对铜金属层进行一第二化学机械研磨步骤以降低铜金属层表面，直到与介电层共平面为止。之后，在介电层上的导电层及扩散阻障层会被移除，而所完成的铜内联机会具有良好的均匀性与更好的效能。
在第二实施例中，第一CMP步骤是用来移除介电层上的铜晶种层与扩散阻障层。介电层上的导电层可确保基底的全部表面具有电导性，并可在后续的步骤中进行选择性电化学沉积。铜金属层形于于开口内剩下的晶种层上，形成方法与第一实施例所述的方法相同。然后，利用第二CMP步骤对铜金属层进行平坦化以形成内联机，并在同时将导电层移除。


图1a-图1c是显示现有平坦化作为部分镶嵌结构的铜晶种层的切面示意图。
图2-图7是显示本发明的使用导电层来作为铜金属内联机的形成方法的一实施例示意图。
图8-图9是显示本发明的第二实施例所示的在铜内联机形成方法中铜晶种层的平坦化步骤。
符号说明10～基底；11～导电层；12～介电层；13～开口；14～扩散阻障层；15～铜晶种层；16～铜金属层；
20～基底；21～导电层；22～蚀刻停止层；23～介电层；24～导电层；25～光阻层；26、26a～开口；27～扩散阻障层；28～铜晶种层；29～铜金属层。
具体实施例方式
为使本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举一较佳实施例，并配合所附图式，作详细说明如下本发明对于在微电子组件中的集成电路中形成具有改善的均匀性与高效能的金属线特别具有效用。较佳者，金属为铜金属，且铜金属线可形成单镶嵌或双镶嵌的内联机。不过，其它的金属或是合金亦可被用来形成内联机。
第一实施例如图2至图7所示，虽然图中所述是一单镶嵌结构，但应可知本发明亦可应用于双镶嵌制程中所述的沟槽形成于介层洞之上的情况。此外，图式仅为概略示意图，应无法限制本发明的范围。
为了说明本发明背景，以下配合图1a-图1c说明本案发明人曾采用的铜金属制程。请参考图1a，提供一基底10，基底10例如为一般的硅材质，在基底10露出的表面上具有导电层11。基底10上可形成其它导电层及介电层，不过为了简化图式，图式上并未显示。
利用CVD、PECVD或旋转涂布(spin-on)法将介电层12形成于基底10上，接着利用一般现有的方法，将例如是沟槽或介层洞等开口13形成于介电层12上。接着，利用PVD程序来沉积扩散阻障层14，扩散阻障层14由TaN、Ti/TiN、TiN或是WN所组成，然后以PVD沉积铜晶种层15。
参考图1b，利用第一个CMP步骤将形成于介电层12上的铜晶种层15移除，而其下的扩散阻障层14则保留以在下一步骤的选择性铜电化学程序时处理。当扩散阻障层14薄至100埃厚度时，研磨的步骤可能会移除基底10某些区域上的阻障层14，且开始使介电层12变薄。这个动作可能会在介电层12上产生刮痕(scratches)，导致组件的性能下降。此外，因为CMP不均匀的情况，基底10中某些区域的介电层12可能会变得更薄。不够平坦化的结果会导致后续形成的铜金属线的铜沉积过程产生不同的厚度于不平整的介电层12上，而使组件的效能变差。举例来说，铜的片电阻(Rs)与铜金属线的截面积成正比，当介电层不平整时铜的片电阻(Rs)也会不一致。
在图1c中，利用选择性电化学沉积程序，在铜晶种层15及开口13中沉积一铜金属层16，并藉由第二CMP步骤将介电层12上的扩散阻障层14移除，并使铜金属层16降低至与介电层12共平面。当开口13附近的介电层12因为第一CMP步骤过度研磨而比想要的厚度来的薄的时候，会导致开口13内形成的铜金属层16厚度低于设定的极限。因此，提出一个能在平坦化介电层12与铜晶种层15时提供较好的厚度控制方法将有其必要性。
本发明是将导电层(EC)并入铜金属线制程中，可提供一种铜晶种层在后续平坦化步骤中的控制方法，以增进铜金属线的均匀性与组件效能。简单来说，本发明包括在基底上的介电层中的开口内，填入均匀金属层的步骤。较佳实施例以镶嵌结构来进行描述，并如图2-图7所示。
请参考图2，提供一基底20，基底20例如为硅基底，硅基底由绝缘层上硅(silicon-on-insulator)、硅锗(silicon germanium)或镓砷(gallium-arsenide)技术形成。基底20具有一露出表面的导电层21，导电层21的底面及侧壁被一扩散阻障层(未绘示)所包围，以避免导电层21被腐蚀与氧化。基底20可包括其它绝缘层或导电层，为简化图式而未绘出。
利用化学气相沉积(chemical vapor deposition，CVD)或电浆辅助化学气相沉积(plasma enhance chemical vapor deposition，PECVD)，在基底20上沉积一例如是氮化硅、氮氧化硅或碳化硅的蚀刻停止层22。接着，利用CVD、PECVD或旋转涂布(spin-on)法沉积一厚度约为1000到10000埃的介电层23。介电层23的材质例如是二氧化硅，较佳者更可以是其它介电常数低于3.5的材质，特别是介电常数低于3的材质。介电层23所使用的低介电常数的材质例如是掺氟氧化硅(fluorine doped SiO2)、氟硅酸玻璃(fluorosilicate glass)、掺碳氧化硅(carbon doped SiO2)、掺氮氧化硅(nitrogen doped SiO2)例如是含氢化硅酸盐(HSQ)、有机含甲基硅酸盐(MSQ)的聚硅倍半氧类polysilsesquioxanes、聚亚胺(polyimides)、苯并环丁烯聚合物(benzocyclobutene，BCB)、硼硅酸盐玻璃(borophosphosilicateglass)及氟硅酸盐聚亚胺(fluorosilicated polyimides)。于温度高于600度的温度下对介电层23进行回火，以去除微量的水及其它的杂质。此外，熟知此技艺人士可对介电层23进行电浆处理以使其密实化，可藉此稳定介电常数K并避免水气进入。
本发明的关键特征在于，利用PVD或CVD步骤于介电层23上形成一厚度约为50至2000埃的导电层(electroconductive，EC)层24，较佳厚度为50至1000埃。EC层24可选自下列材料钨、铝、铝合金、氮化钨、钛与氮化钛、钽(Ta)或氮化钽(TaN)。EC层24可以是金属、合金或是非结硅，这些都是良好的电传导体，以作为铜金属CMP步骤的停止层以及以氧气为基料的电浆蚀刻的硬掩膜。
接着，于EC层24上涂布形成一光阻层25，并藉由现有曝光工具使其曝光于一种以上的10到600nm的波长下，已形成与导电层21的开口对准的开口26。曝光工具亦可以是投射电子束的工具。开口26例如是介层洞或沟槽，其宽度以不大于200nm为佳，于较新技术组件以可小于100nm以下。在图2中，光阻层25中的开口26形成在一导电层21上，其它的设计中，亦可在导电层21上形成一个以上的开口。
请参考图3，进行一次以上的熟知此技艺人士当知的电浆蚀刻步骤，以使开口26蚀穿并转移至EC层24、介电层23及蚀刻停止层22。
光阻层25可能在介电层23的转印过程或蚀穿蚀刻停止层22的蚀刻过程中全部耗尽。当光阻层25在导电层21自开口26底部暴露出来之前耗尽的话，则EC层24可作为硬掩膜来保护其下的介电层23。当介电层23含有有机(C，H)成分而易受含氧电浆蚀刻所影响时，EC层24的硬掩膜能力越有效果。因此EC层24在含氧电浆蚀刻时的速率要低，且在含氧电浆蚀刻过程中产生的金属氧化物最好可挥发，以避免不必要的残余物产生。利用电浆蚀刻于导电层21上形成开口时所产生的有机残余物，可利用标准湿清洁程序来除去。
请参考图4，于EC层24及开口26的底部及侧壁上沉积一均匀且厚度为20至500埃的扩散阻障层27。在一实施例中，扩散阻障层27可以是由一种或以上的钽(Ta)，钛(Ti)、氮化钛(TiN)、氮硅化钛(TiSiN)、氮硅化钽(TaSiN)、钨、氮化钨或是非晶硅金属所构成，是藉由CVD、PECVD或原子层沉积(atomiclayer deposition，ALD)方法所形成。
必须注意到，EC层24与扩散阻障层27虽然含有相同的材料，但当扩散阻障层27对铜而言具有良好的附着性并作为铜离子的阻障层、而EC层24对其底下的介电层而言具有良好的附着性时，两者基本上会是不同的材料，以在图案转移程序中提供良好的蚀刻阻抗，并在铜CMP时具有较低的研磨速率。如所示的程序中，当EC层24的材质为钨时，扩散阻障层27的材质则使用钽或氮化钽。
接着，利用PVD、PECVD或ALD于扩散阻障层27上沉积一铜晶种层28，宽度与开口26差不多。铜晶种层28是一均匀的涂布层，具有10到1000埃的厚度。如此一来，则会在开口26内形成一开口26a。
图5所示的第一实施例，是进行如第一CMP步骤的平坦化方法，举例来说，就是将EC层24上的铜晶种层28移除的步骤。实施第一CMP步骤的条件，熟习此技艺人士当知，因此不再赘述。必须注意，在此实施例中，EC层24上的薄扩散阻障层27亦会被移除。在此例中，EC层是一良好的CMP停止层，同时具有较扩散阻障层为低的研磨速率。铜的材质较软，且铜晶种层28的研磨速率通常较扩散阻障27层为高。在第一CMP步骤中，有时EC层24会变薄，但其研磨速率够低以致于可确保其可持续覆盖介电层23。然后，扩散阻障层27的顶面及开口26中的铜晶种层28会与EC层24共平面。
请参考图6，实施一与美国第6,420,258号专利类似的一选择性电化学沉积，以在铜晶种层28上长一铜金属层29，并提供一良好的铜封住开口26，铜金属层29只形成在铜晶种层28上及填入开口26a中。虽然，为说明效果铜金属层在铜晶种层上显示为不同层，但是铜金属层和铜晶种层基本上彼此是无法辨别的。必须注意铜金属层29会稍微延伸到扩散阻障层27的顶面上。
请参考图7，利用平坦化步骤来完成一具有铜金属层29和铜晶种层28的铜内联机。
举例来说，使用一与第一CMP步骤类似的第二CMP步骤来使铜金属层平坦化，以使铜金属层与介电层23共平面。第二CMP步骤亦会移除EC层24、介电层23上的扩散阻障层27及开口26内的铜晶种层28。因为只有相当薄的铜金属层29被移除的缘故，第二CMP步骤可使铜金属层平坦而只有一点点或无碟化现象产生。
铜内联机是由开口26中的铜金属层29、铜晶种层28所组成，因为导电层24在第一CMP步骤后可与开口中的铜晶种层具有相同高度的缘故，在介电层23中其它开口所形成的铜内联机(无显示)会较先前的技术更为均匀。铜金属层29以及其它在介电层23的铜金属线都较先前现有具有更均匀的高度，因此可在基底20提供更均匀的铜片电阻，并使微电子组件具有更高的性能。此外，在本发明中，可免除传统CMP步骤中移除在基底20的介电层23上的连续的厚铜金属层的步骤。在本发明的二CMP步骤的需求量比传统CMP步骤少，可列为节省成本的手段。本发明的方法所提供的二CMP步骤与传统方法相较，具有高控制性的优点，且在铜金属层上产生的碟化现象较少，并具有较高的可靠度。
第二实施例如图2-图4及图7-图9所示，其提供一种利用EC层制造铜内联机的制程。图2-图4及形成于其上的组件的描述如前述第一实施例所述，开口26形成在一由上EC层24、中间介电层2 3及一下蚀刻停止层22所组成的迭层中，迭层位于基底20上。当开口26藉由蚀刻转移至迭层的露出层22，，23，24时，导电层24可作为一硬掩膜层以对下方的有机(含C，H)组成物的介电层2 3进行防护。开口26对准导电层21上方，导电层21形成于基底20之上。如第一实施例所述，一顺应性扩散阻障层27形成在开口26中及EC层24上，接着沉积一顺应性铜晶种层28于扩散阻障层27上。然后，在原来的开口26中会形成一较小的开口26a。
请参考图8，第一平坦化步骤例如是CMP步骤，用以移除导电层24上的铜晶种层28，CMP步骤停止于扩散阻障层27上。在基底的部分区域中，CMP步骤可能会因为研磨过程不均匀而使薄扩散阻障层27破损。在此例子中，EC层24用以作为停止层以防止CMP步骤穿入到介电层23而造成刻痕或碟化现象使装置的性能减低的情况发生。
请参考图9，利用与美国第6,420,258号专利类似的选择性电化学沉积，在铜晶种层28上长一铜金属层29，并提供一良好的铜封住开口空隙26。铜金属层29仅形成在铜晶种层28上并填入开口26a中。必须注意的是，铜金属层29会稍微延伸到扩散阻障层27的表面上。
回到图7，利用第二平坦化步骤来完成具有铜金属层29与铜晶种层28的铜内联机。举例来说，第二CMP步骤与用来降低铜金属层29使其与介电层23共平面的第一CMP步骤类似，第二CMP步骤也移除了EC层24、位于介电层23上的扩散阻障层27及铜晶种层28顶部。因为只有一薄铜金属层被移除，碟化现象的数量较传统CMP步骤而言大量的减少，连续的厚铜金属层则会被变薄。
铜内联机是由开口26中的铜金属层29及铜晶种层28所组成，而形成在介电层23内的其它开口所形成的铜内联机(无显示)会较先前的技术更加均匀，这是因为导电层24可协助控制CMP步骤，以使在开口中的铜晶种层的高度均一，并使基底20上的介电层23的厚度更一致。在介电层23的铜金属层29及其它铜金属线，都会较先前技术所制造的要来的等高，如此一来，可使基底20上的铜金属片电阻更加均一，并微电子组件的执行效能提高。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视所附的权利要求范围所界定者为准。
权利要求
1.一种在基底上制作集成电路的方法，包括下列步骤(a)提供一形成有一介电层的半导体基底；(b)于该介电层上形成一导电层；(c)于该导电层上形成一具有开口的图案，且该图案延伸至该介电层；(d)于该导电层及该开口中沉积一扩散阻障层；(e)于该导电层上沉积一金属晶种层；(f)利用一第一平坦化步骤将该导电层上的该金属晶种层移除；及(g)利用选择性电化学沉积在该金属晶种层上形成一金属层以填满该开口。
2.根据权利要求1所述的在基底上制作集成电路的方法，其中更包括实施一第二次平坦化步骤，以使该该金属层与该介电层共平面。
3.根据权利要求1所述的在基底上制作集成电路的方法，其中该介电层包括低介电常数的介电材料所组成，包括掺氟二氧化硅、掺碳二氧化硅、掺氟二氧化硅、硼磷硅玻璃、聚芳香醚、聚硅倍半氧类、苯环丁烯或是一掺氟聚亚醯胺，厚度为1000至10000埃。
4.根据权利要求1所述的在基底上制作集成电路的方法，其中该开口的宽度不大于200nm。
5.根据权利要求1所述的在基底上制作集成电路的方法，其中该导电层为钨、铝、铝合金、氮化钨、钽或氮化钽钛或氮化钛。
6.根据权利要求1所述的在基底上制作集成电路的方法，其中该导电层为金属化合物、金属合金或是非晶质金属，其为良好电导体，并可作为铜化学机械研磨程序的一停止层，及在以含氧电浆蚀刻来形成该开口时作为一硬掩膜层。
7.根据权利要求1所述的在基底上制作集成电路的方法，其中该导电层的厚度为50到1000埃。
8.根据权利要求1所述的在基底上制作集成电路的方法，其中该导电层是利用物理气相沉积或化学气相沉积的步骤形成。
9.根据权利要求4所述的在基底上制作集成电路的方法，其中该开口藉由图案化一形成在该导电层上的光阻层及利用至少一电浆蚀刻步骤使该开口转移至该导电层与该介电层。
10.根据权利要求1所述的在基底上制作集成电路的方法，其中该基底更包括一导电层及其上的一蚀刻停止层。
11.根据权利要求10所述的在基底上制作集成电路的方法，其中在该扩散阻障层形成前，藉由一电浆蚀刻步骤将该介电层中的开口转移至该蚀刻停止层以露出部分该导电层的表面。
12.根据权利要求1所述的在基底上制作集成电路的方法，其中该扩散阻障层的厚度为20到500埃，是藉由化学气相沉积、电浆辅助化学气相沉积、物理气相沉积或原子层沉积所形成。
13.根据权利要求1所述的在基底上制作集成电路的方法，其中该金属晶种层是一厚度为10到1000埃的铜金属层，是藉由化学气相沉积、物理气相沉积或原子层沉积所沉积。
14.根据权利要求2所述的在基底上制作集成电路的方法，其中该第一次及第二次平坦化步骤由化学机械研磨步骤完成。
15.根据权利要求1所述的在基底上制作集成电路的方法，其中该第一次平坦化步骤将位于该导电层上的该扩散阻障层及该金属晶种层移除。
16.根据权利要求15所述的在基底上制作集成电路的方法，其中该导电层的研磨速率低于该扩散阻障层的研磨速率，以作为化学机械研磨停止层。
17.根据权利要求1所述的在基底上制作集成电路的方法，其中该金属层为铜。
全文摘要
本发明提供一种在基底上制作集成电路及形成均匀铜内联机的方法，首先，依序沉积介电层、导电层及光阻层于基底上，并利用导电层(EC层)作为硬掩膜层，经由光阻层的开口蚀穿介电层。接着，于导电层上及开口内沉积扩散阻障层和铜晶种层，并利用第一次化学机械研磨将导电层上的铜晶种层移除。利用导电层(EC层)作为CMP停止层以保护介电层，同时使表面更加均匀。在开口内的晶种层上选择性沉积铜金属层，且进行第二化学机械研磨使铜金属层与介电层共平面，并将导电层移除。如此一来，即可使铜内联机层具有更加均匀的厚度及表面以改善性能。
文档编号H01L21/768GK1606148SQ200410080009
公开日2005年4月13日 申请日期2004年9月22日 优先权日2003年9月26日
发明者余振华, 曾鸿辉 申请人:台湾积体电路制造股份有限公司