专利名称：芯片同步时钟的测试方法及可同步测试时钟功能的芯片的制作方法
技术领域：
本发明涉及一种芯片测试方法，特别是涉及可避开异步效应所产生的取样误差的芯片测试方法。
背景技术：
一般在芯片的制造过程中，最后必须通过芯片测试流程，以确认芯片的制造品质。在芯片测试过程中，首先以计算机仿真芯片在特定输入信号时的理想输出信号，并予以记录；接着，再以相同的特定输入信号提供至欲测试的芯片，再将被测试芯片的输出信号与理想输出信号比较，以判断是否吻合，并藉以判断芯片制造过程是否出现瑕疵。
为了适应电子产品的不同需求，每一种芯片规格所要求的工作频率并不相同，例如，具有两种不同工作频率的芯片等。然而，若欲对具有两种不同工作频率的芯片进行测试时，将可能因为异步效应，而使得芯片测试变得相对的困难。
以下将结合图1与图2，来说明异步效应对芯片测试所造成的影响。图1所示为为典型的触发器逻辑电路，此触发器逻辑电路可包含于芯片中。
如图1所示，若输入信号D2于第二触发器2，则第二触发器2依据第一时钟信号CLK2对输入信号D2进行取样，以输出信号Q2于逻辑电路Lg，并经由逻辑电路Lg输出信号D1。当第一触发器1接收到信号D1时，则依据第一时钟信号CLK1对信号D1进行取样，以输出信号Q1。其中，信号Q2与信号D1的延迟时间，会受到逻辑电路Lg的制造差异而影响。例如，此延迟时间为1.7～2.3ns。
如图2所示，图2示出了图1的第一时钟CLK1以及第二时钟CLK2的波形图。其中，第一时钟信号CLK1的工作频率高于第二时钟信号CLK2的工作频率，且第一时钟信号CLK1的工作频率不为第二时钟信号CLK2的工作频率的整数倍。第一时钟信号CLK1，例如，为250MHz，且第二时钟信号CLK2，例如，为66MHz。当信号D2于30ns时被取样，则由第二触发器2输出信号Q2于逻辑电路Lg。若经由逻辑电路Lg输出的信号D1与信号Q2的延迟时间为1.7ns～2.3ns，意即，逻辑电路Lg于30ns接收到信号Q2后，可能于31.7ns～32.3ns时送出信号D1。因此，依据第一时钟信号CLK1的脉冲正缘触发，第一触发器1将可能于32ns时对信号D1进行取样，亦可能于36ns时，才对信号D1进行取样。由上述可知，在同一取样时钟中，第一触发器1却具有两个取样时间，因此，容易造成第一触发器1的取样误差，此即为异步效应。
同理，当逻辑电路Lg于15ns接收到信号Q2，若逻辑电路Lg输出的信号D1与信号Q2的延迟时间为0.8ns～1.2ns，则第一触发器1将可能于16ns或20ns时进行信号取样，因此，将会产生异步效应；另外，当逻辑电路Lg于45ns接收到信号Q2，若逻辑电路Lg输出的信号D1与信号Q2的延迟时间为2.8ns～3.2ns，则第一触发器2将可能于48ns或52ns时进行信号取样，亦会产生异步效应。
异步效应并不会影响芯片的正常操作。不过，于进行芯片测试时，由于必须将芯片的输出信号与理想信号进行比对，且当输出信号与理想信号完全吻合，才得以确认芯片的制造品质无瑕疵，因此，异步效应所产生的取样误差将会影响测试的结果。
由上述可知，为了避免异步效应而影响芯片测试结果，逻辑电路Lg的延迟时间不能跨越1ns(0.8ns～1.2ns)、2ns(1.7～3.2ns)以及3ns(2.8ns～3.2ns)，因此，在触发器逻辑电路的设计上，必须对逻辑电路Lg的延迟时间加以限制，而导致芯片设计上的困难。
发明内容
有鉴于此，本发明提出一种芯片同步时钟的测试方法，用以避免异步效应所产生的问题，用以提高芯片测试的准确性。
本发明提出一种芯片测试方法，此测试方法包括产生一第三时钟信号，其工作频率大于第一时钟信号且为第二时钟信号工作频率的整数倍。以第三时钟信号取代第一时钟信号。依据第二时钟信号以及第三时钟信号，用以测试该芯片第一时钟生成装置以外的部分。依据第一时钟信号使第一逻辑部操作独立于第二逻辑部，根据第一逻辑部的输出以测试第一时钟生成装置。其中，第一、第二以及第三时钟的工作频率分别为f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k为整数。
另外，本发明还提出一种可同步测试时钟功能的芯片，包括一第一逻辑部、一第二逻辑部、一时钟生成装置、以及一选择装置。第一逻辑部由第一时钟信号所驱动。一第二逻辑部由第二时钟信号所驱动，另外，第一时钟的工作频率高于第二时钟的工作频率且不为第二时钟信号工作频率的整数倍。时钟生成装置用以产生上述第一、第二以及一第三时钟信号，另外，第三时钟信号的工作频率大于第一时钟信号的工作频率且为第二时钟信号工作频率的整数倍。选择装置用以选择输出第一或第三时钟信号。当进行测试上述芯片时，选择装置分别输出第三时钟信号与第二信号于第一逻辑部与第二逻辑部。
由于第三时钟信号的工作频率为第二时钟信号的工作频率的整数倍，因此，以第三时钟信号来替代第一信号来测试上述芯片的方式，可有效地避免异步效应，并可提高芯片测试的准确性。
为使本发明的上述目的、特征和优点能更明显易懂，下文特举一较佳实施例，并结合附图详细说明如下。
图1示出了典型的触发器逻辑电路。
图2示出了图1的第一时钟CLK1以及第二时钟CLK2的波形图。
图3示出了应用本发明的芯片测试方法的芯片。
图4是用以说明用于测试芯片3的第二时钟信号CLK2与第三时钟信号CLK3的波形图。
图5示出了本发明的芯片测试方法流程图。
附图符号说明1、2～触发器；Lg～逻辑电路；D2～芯片输入信号；Q2、D1～逻辑信号；Q1～芯片输出信号；CLK1、CLK2、CLK3～时钟信号；3～芯片；30～时钟生成装置；31～选择装置；32～第一逻辑部；33～第二逻辑部；40～第一时钟生成装置；41～第二时钟生成装置；Vo～输出信号。
具体实施例方式
本发明提出一种芯片测试方法，可避免异步效应所产生的问题，用以提高芯片测试的准确性。
图3示出了应用本发明的芯片测试方法的芯片。其中，芯片3包括一时钟生成装置30、一选择装置31、一第一逻辑部32以及一第二逻辑部33。在正常操作时，第一逻辑部32由第一时钟信号CLK1所驱动，第二逻辑部33由第二时钟信号CLK2所驱动，而第一时钟CLK1的工作频率高于第二时钟CLK2且不为第二时钟信号CLK2工作频率的整数倍。时钟生成装置30包括一第一时钟生成装置40以及一第二时钟生成装置41；第一时钟生成装置40用以产生第一时钟信号CLK1，而第二时钟生成装置41用以产生第二时钟信号CLK2以及第三时钟信号CLK3。选择装置31用以选择输出第一时钟信号CLK1或第三时钟信号CLK3，以提供芯片3的正常操作信号或测试信号。
在此实施例中，芯片3，例如，为一图形处理芯片。芯片3可利用第一逻辑部32来处理中央处理器(未显示)的指令信号，并利用第二逻辑部33来控制计算机图形接口装置(computer graphics interface)(未显示)。若假设第一时钟信号CLK1的工作频率为250kHz，且第二时钟信号CLK2的工作频率为66kHz，但测试时，由于第一时钟信号CLK1的工作频率不为第二时钟信号CLK2的工作频率的整数倍，因此，若以第一时钟信号CLK1与第二时钟信号CLK2来供应芯片3时，明显地，将会导致异步效应，而导致测试误差。
因此，当测试芯片3时，由选择装置31选择输出第三时钟信号CLK3来取代第一时钟信号CLK1，藉以利用第二时钟信号CLK2与第三时钟信号CLK3来测试图形处理芯片3。其中，第三时钟信号CLK3的工作频率f3需满足f3＝f2*k，且f2*(k-1)＜f1＜f3，k为整数。
当第一逻辑部32接收到第三时钟信号CLK3，且第二逻辑部33接收到第二时钟信号CLK2时，则第一与二逻辑部32可通过逻辑信号Sc的交流而执行对应的动作。因此，当第一逻辑部32接收到第三时钟信号CLK3以及逻辑信号Sc时，则可依据第三时钟信号CLK3与逻辑信号Sc来对芯片的输入信号进行取样，藉以输出测试信号。
图4是用以说明用于测试芯片3的第二时钟信号CLK2与第三时钟信号CLK3的波形图。其中，在此实施例中，第二时钟信号CLK2的工作频率f2，例如，为66kHz，而第三时钟信号CLK3的工作频率f3，例如，为266kHz。
如图4所示，若第二逻辑部33于15ns输出逻辑信号Sc时，则第一逻辑部32可于18.75ns或22.5ns对芯片的输入信号进行取样并输出测试信号，因此，第一逻辑部32的取样时间差为3.75ns(18.75ns-15ns＝3.75ns)或7.5ns(22.5ns-15ns＝7.5ns)；同样地，若第二逻辑部33于30ns输出逻辑信号Sc时，第一逻辑部32的取样时间差亦为3.75ns(33.75ns-30ns＝3.75ns)或7.5ns(37.5ns-30ns＝7.5ns)；同样地，若第二逻辑部33于45ns输出逻辑信号Sc时，第一逻辑部32的取样时间差亦为3.75ns(48.75ns-45ns＝3.75ns)或7.5ns(47.5ns-45ns＝7.5ns)。由此可知，当测试芯片3时，若以第三时钟信号CLK3取代第一时钟信号CLK1，则每个取样周期中的取样时间差为相同，因此，当逻辑电路Lg的延迟时间不跨越3.75ns，则第一逻辑部32即可依据相同的取样时间差而取得正确的取样信号。相对于图3，逻辑电路Lg的延迟要求不能跨越1ns、2ns以及3ns，图4仅要求不能跨越3.75ns。由上述可知，本发明的芯片测试方法可有效地避免异步效应所导致的取样误差，而增加芯片测试结果的正确性。
当利用第二时钟讯号测试第二逻辑部时，可利用第二逻辑部的输出讯号判断第二时钟生成装置是否正确的产生第二时钟讯号。同时当利用第三时钟讯号测试第一逻辑部时，可利用第一逻辑部的输出讯号判断第二时钟生成装置是否正确的产生第三时钟讯号。
另外，本发明的芯片测试方法，还可对第一时钟生成装置40的第一时钟信号CLK1进行测试。由于测试时是以第三时钟号CLK3取代第一时钟号CLK1，因此第一时钟生成装置40将无法被测试到，为了测试第一时钟生成装置，首先使第一逻辑部32的操作独立于第二逻辑部33，亦即使得第一逻辑部32与第二逻辑部逻辑33之间没有信号Sc的交流，再提供第一时钟信号CLK1于第一逻辑部32，藉以由第一逻辑部32的输出信号Vo来判断第一时钟生成装置40是否正常输出第一时钟信号CLK1。
在本实施例中，选择开关31，例如，为一多任务器，且第一时钟生成装置40以及第二时钟生成装置41，例如，为锁相电路。
图5示出了本发明的芯片测试方法流程图。首先，根据一第二时钟信号产生一第三时钟信号，其工作频率大于第一时钟信号且为第二时钟信号工作频率的整数倍(S501)；接着，以第三时钟信号取代第一时钟信号(S502)；再分别利用第二时钟信号以及第三时钟信号，测试芯片3除了第一时钟生成装置外其它的部份(S503)；最后，将芯片中的第一逻辑部独立于第二逻辑部进行操作，利用第一时钟讯号测试第一逻辑部，根据第一逻辑部的输出讯号判断第一时钟生成装置是否正确读产生第一时钟讯号(S504)。
其中，第一、第二以及第三时钟的工作频率分别为f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k为整数。
如上披露的本发明的较佳实施例，仅用于帮助了解本发明的实施，并非用以限定本发明的精神，本领域的技术人员在领悟本发明的精神后，在不脱离本发明的精神范围的前提下可作若干的更动润饰及等同的变化替换，其专利保护范围以本发明的权利要求为准。
权利要求
1.一种芯片同步时钟测试的方法，其中，该芯片包括由一第一时钟信号驱动的一第一逻辑部，以及一第二时钟信号驱动的一第二逻辑部，该测试方法包括根据该第二时钟信号产生一第三时钟信号；根据该第三时钟信号用以测试该第一逻辑部；以及依据该第二时钟信号，用以测试该第二逻辑部；其中该第一时钟的工作频率高于该第二时钟且不为该第二时钟信号工作频率的整数倍，且其中该第三时钟信号的工作频率大于该第一时钟信号且为该第二时钟信号工作频率的整数倍。
2.如权利要求1所述芯片同步时钟测试的方法，其中该第一、第二以及第三时钟的工作频率分别为f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k为整数。
3.如权利要求1所述的芯片同步时钟测试的方法，其中，该第一时钟信号是由该芯片的一第一时钟生成装置所产生。
4.如权利要求3所述的芯片同步时钟测试的方法，其中，还包括使该第一逻辑部的操作独立于该第二逻辑部，且提供该第一时钟信号于该第一逻辑部，并依据该第一逻辑部的一输出信号来测试该第一时钟生成器是否正常输出该第一时钟信号。
5.一种可同步测试时钟功能的芯片，该芯片包括一第一时钟生成装置，用以产生一第一时钟讯号；一第二时钟生成装置，用以产生一第二时钟讯号以及一第三时钟生成讯号；一选择装置，接收该第一时钟信号以及该第三时钟信号，用以选择输出该第一时钟信号或该第三时钟信号其中之一；一第一逻辑部，连接至该选择装置，用以接受该选择装置所选择的时钟信号所测试；以及一第二逻辑部，连接至该第二时钟生成装置，用以接收该第二时钟讯号；其中，该第三时钟信号的工作频率大于该第一时钟信号且为该第二时钟信号工作频率的整数倍。
6.如权利要求5所述的可同步测试时钟功能的芯片，其中当该第一时钟的工作频率高于该第二时钟且不为该第二时钟信号工作频率的整数倍时，该选择装置选择该第三时钟信号测试该第一逻辑部。
7.如权利要求5所述的可同步测试时钟功能的芯片，其中利用该第二逻辑部所输出的讯号判断该第二生成装置是否正确的产生该第二时钟讯号。
8.如权利要求5所述的可同步测试时钟功能的芯片，该选择装置选择该第一时钟信号控制测试该第一时钟生成装置。
9.如权利要求8所述的可同步测试时钟功能的芯片，其中根据该第一逻辑部所输出的讯号判断该第一生成装置是否正确的输出该第一时钟讯号。
10.如权利要求5所述的可同步测试时钟功能的芯片，其中该第一时钟信号、该第二时钟信号以及该第三时钟信号的工作频率分别为f1、f2、f3，且f3＝f2*k，f2*(k-1)＜f1＜f3，k为整数。
全文摘要
一种芯片同步时钟的测试方法以及可同步测试时钟功能的芯片。上述芯片至少包括一第一逻辑部，由一第一时钟信号所驱动，以及一第二逻辑部，由一第二时钟信号所驱动，第一时钟的工作频率高于第二时钟的工作频率且不为第二时钟信号的工作频率的整数倍，此测试方法包括产生一第三时钟信号，其工作频率大于第一时钟信号且为第二时钟信号工作频率的整数倍。以第三时钟信号取代第一时钟信号。依据第二时钟信号以及第三时钟信号，用以测试上述芯片第一时钟生成装置以外的部分。依据第一时钟信号使第一逻辑部操作独立于第二逻辑部，根据第一逻辑部的输出以测试第一时钟生成装置。
文档编号H01L21/66GK1632935SQ200410090488
公开日2005年6月29日 申请日期2004年11月10日 优先权日2004年11月10日
发明者谢易霖 申请人:威盛电子股份有限公司