专利名称：半导体装置及其制造方法
技术领域：
本发明涉及半导体装置及其制造方法，特别涉及一种具有在半导体基板上形成的沟槽内填埋绝缘膜而形成的沟槽型元件分离区域的半导体装置及其制造方法。
背景技术：
随着近年的半导体装置的微细化，一种多采用的方法是，在半导体基板上形成沟槽后，通过在沟槽内填埋绝缘膜而形成元件分离，即形成被称为所谓的STI(shallow trench isolation，浅沟绝缘层)的元件分离的方法。根据该STI的元件分离方法，与依据这之前的LOCOS法的元件分离相比，由于基本不会产生鸟嘴(bird′s beak)，因此有利于微细化(例如，参照特开2003-31648号公报)。
以下，对形成有STI的以往的半导体装置的制造方法进行说明，图7(a)～(e)，为过去的半导体装置的制造工序的截面图。
首先，图7(a)所示的工序中，在半导体基板101上依次形成氧化膜、非晶硅膜、以及氮化膜后，采用在成为元件分离区域的区域形成了开口的抗蚀层进行蚀刻。这样，对氧化膜、非晶硅膜、以及氮化膜进行蚀刻，就分别形成了氧化膜120、非晶硅膜102、以及氮化膜103。并且，将半导体基板101蚀刻至给定深度后形成沟槽104。接着，除去抗蚀层后，将氮化膜103作为掩模，通过将半导体基板101热氧化，在半导体基板101内，在沟槽104的侧面部分以及底面部分形成氧化膜105。
其次，图7(b)所示的工序中，在基板上的整个面上，采用CVD法，堆积至少具有将沟槽104填埋的膜厚的、例如由硅氧化膜构成的绝缘膜106。
接着，图7(c)所示的工序，利用化学机械研磨(CMP)法对绝缘膜106进行平坦化，通过研磨以及除去绝缘膜106直到使氮化膜103露出，就能形成在沟槽104内填埋的绝缘膜106a。
接着，图7(d)所示的工序中，将氮化膜103、非晶硅膜102、以及氧化膜120除去后，就能形成在沟槽104内填埋有氧化膜105以及填埋绝缘膜106a的元件分离用绝缘膜107。
其次，图7(e)所示的工序中，利用公知的技术，在由半导体基板形成的活性区域，形成具有栅绝缘膜108、由硅电极109以及金属电极110(Ti/TiN/W)构成的栅电极111、栅上绝缘膜112、侧壁113、源—露区域114的MIS型晶体管(MISFET)。然后，在分离宽度窄的元件分离用绝缘膜107以及分离宽度宽的元件分离用绝缘膜117上形成与栅电极111具有相同构造的栅布线115。元件分离用绝缘膜117，与元件分离用绝缘膜107同时形成。元件分离用绝缘膜107、117均包含在沟槽内设置的氧化膜105、和在氧化膜105上设置的填埋沟槽104的填埋绝缘膜106a。
在上述以往的半导体装置的制造方法中，在半导体基板101内成为元件分离形成区域的区域上形成沟槽104后，由于在该沟槽104内形成氧化膜105以及填埋绝缘膜106a，成为在设置在由硅构成的半导体基板101上的沟槽104内填充了作为异种膜的绝缘膜106a的状态。该状态下，在后续工序中如果通过对离子注入后的杂质进行活性化退火和热氧化而实施栅氧化膜的形成，由于半导体基板101和填埋的绝缘膜106a在热处理时的膨胀系数和伸缩方向不同，因此向位于沟槽上部的侧方的半导体基板101给予强应力，使半导体基板上产生结晶缺陷(含有结晶变形)116。为此，为此，由于横跨在半导体基板101上面附近形成的MISFET的源/漏区域114和半导体基板101形成缺陷区域116，在源—漏极之间产生过剩的泄漏电流，因此降低了半导体装置的可信赖性。
并且，这里虽然示出了作为半导体元件一例而设置MISFET的情况，对于设置了在动作中载流子通过半导体基板101上面附近的MISFET以外的场效应晶体管和双极晶体管等而言，可以认为同样会受到结晶缺陷的影响。
发明内容
本发明的目的在于提供一种降低由于沟槽型元件分离用绝缘膜的形成所产生的结晶缺陷对半导体元件的动作影响，并抑止泄漏电流的发生的半导体装置以及其制造方法。
本发明的半导体装置，包括形成有沟槽的半导体基板、和填埋上述沟槽的元件分离用绝缘膜；上述元件分离用绝缘膜包括第1绝缘膜，至少沿着上述沟槽的侧面部分被形成；和填埋绝缘膜，其被设置在上述第1绝缘膜的上面或者上方，填埋上述沟槽；在上述半导体基板内包含上述沟槽的底角部的部分，形成结晶缺陷。
这样，在通过制造工序中的热处理等由填埋绝缘膜向沟槽周边的半导体基板施加应力时，通过扩大在沟槽的底角部存在的结晶缺陷，能够减小对其它部分施加的应力，其结果，能够使半导体基板内沟槽上部周边产生的结晶缺陷比以往的要小。因此，在半导体基板的浅区域载流子流动的MISFET或双极晶体管等元件被设置在半导体基板上时，可以比以往降低泄漏电流。
通过使上述第1绝缘膜的膜应力比上述填埋绝缘膜强，在制造工序时半导体基板上产生的结晶缺陷，能够集中在沟槽底角部附近，因此半导体基板中沟槽上缘部分周边所产生的结晶缺陷的范围能更加缩小。
通过使上述半导体基板内的上述沟槽的底角部所包含的结晶缺陷的密度，比上述沟槽的上缘部分所包含的结晶缺陷的密度高，在半导体基板的浅区域载流子流动的MISFET或双极晶体管等元件被设置在半导体基板上时，可以比以往降低泄漏电流。
通过使上述第1绝缘膜从上述沟槽的底部横跨侧部形成，在制造工序时半导体基板上产生的结晶缺陷，能够有效集中在沟槽的底角部附近。
通过使上述沟槽底角部所包含的结晶缺陷，在上述半导体基板内，以高度为从上述沟槽底面位置开始至上述沟槽底部形成的上述第1绝缘膜的上面位置为止的范围区域内形成，由于抑止了沟槽上部周边的半导体基板上产生的结晶缺陷，因此在半导体基板上设置上述元件时，可以比以往降低泄漏电流。
通过使上述第1绝缘膜内，在上述沟槽的侧面上设置的部分的膜厚，其下部比上部大，由于来自第1绝缘膜的应力，更加集中在半导体基板中沟槽底角部而进行施加，因此能够缩小半导体基板的沟槽上部周边所产生的缺陷区域。
上述第1绝缘膜，也可以在上述沟槽的侧部以侧壁形状形成。
通过使上述第1绝缘膜的膜质，比上述填埋绝缘膜的膜质疏松，在第1绝缘膜和填埋绝缘膜由相同绝缘体构成时，由于第1绝缘膜的蚀刻速率比填埋绝缘膜的蚀刻速率大，因此能够在进行蚀刻后适当地调节第1绝缘膜以及填埋绝缘膜的上面高度。
通过使上述第1绝缘膜的上面位置，比上述半导体基板的上面位置高，且比上述填埋绝缘膜的上面位置低，在形成半导体元件时，由于能够使元件分离用绝缘膜的附近设置的保护膜的膜厚能够缓慢变动，因此就能形成微细的图案。
通过使在上述沟槽的底角部所包含的结晶缺陷，在距上述半导体基板的上面深度为200nm以上的区域内形成，由于例如MISFET的源/漏极等、动作时电流流动的部分与缺陷区域没有重叠，因此能够提高半导体基板上形成的元件的动作可靠性。
有关本发明的半导体装置的制造方法，用于制造包含形成有沟槽的半导体基板、和填埋上述沟槽的元件分离用绝缘膜的半导体装置，包含工序(a)，在上述半导体基板上形成的上述沟槽内形成1绝缘膜；工序(b)，在上述工序(a)后，进行热处理，形成至少在上述半导体基板内的上述沟槽底角部包含结晶缺陷的缺陷区域；和工序(c)，通过在上述第1绝缘膜的上面或者上方形成填埋上述沟槽的填埋绝缘膜，形成具有上述第1绝缘膜和上述填埋绝缘膜的元件分离用绝缘膜。
根据该方法，在工序(b)中由于在沟槽底角部形成缺陷区域，因此由在工序(c)的填埋绝缘膜的形成时，以及在向半导体元件注入离子后的热处理工序等从填埋绝缘膜中接受到应力时，由于通过扩大沟槽底角部附近的缺陷区域而缓和该应力，因此在沟槽上部周边的半导体基板很难产生缺陷区域。其结果，在半导体基板上形成MISFET和双极晶体管等半导体元件时，能够使在这些元件内产生的泄漏电流比以往的少。
通过在上述工序(a)中，将上述第1绝缘膜形成为沿上述沟槽的凹状，因此在工序(b)中在沟槽底角部能够产生集中应力的缺陷区域。
通过使上述缺陷区域，为在上述半导体基板内，高度为从上述沟槽的底面位置开始至上述沟槽底部形成的上述第1绝缘膜的上面位置为止的范围区域内形成，在工序(c)或者其后的工序，由于抑止沟槽上部周边的半导体基板上产生缺陷区域，因此在半导体基板上设置了上述元件时，能够使泄漏电流比以往的少。
通过让在上述工序(a)中形成的上述第1绝缘膜内，上述沟槽侧面上设置的部分的膜厚，其下部比上部大，在工序(b)也能够产生使沟槽底角部附近集中应力的缺陷区域。
上述工序(a)中，上述第1绝缘膜，也可以在上述沟槽的侧面以侧壁形状形成。
通过使上述工序(a)中形成的上述第1绝缘膜，其膜应力比在上述工序(c)中形成的上述填埋绝缘膜强，在工序(b)中，由于由第1绝缘膜施加的应力大，因此在包含沟槽底角部的区域能够更加可靠产生缺陷区域。
通过在上述工序(b)中，在600℃以上进行上述半导体基板的热处理，与在600℃以下的温度进行热处理相比，第1绝缘膜的残留应力较大，因此能够在沟槽底角部附近更加可靠产生缺陷区域。
通过使上述第1绝缘膜，与上述填埋绝缘膜相比，其膜质为疏松，在第1绝缘膜和填埋绝缘膜为由相同绝缘体构成时，第1绝缘膜的蚀刻速率比填埋绝缘膜的蚀刻速率大，因此在进行蚀刻后能够合适调节第1绝缘膜以及填埋绝缘膜的上面高度。
通过使构成上述第1绝缘膜的材料，与构成上述填埋绝缘膜的材料相比，为在更高温且高输出条件下堆积而成，一般地，能够使第1绝缘膜的膜质比填埋绝缘膜疏松。
通过还包括工序(d)，上述工序(c)之后，对上述第1绝缘膜以及上述填埋绝缘膜蚀刻后，形成使上述第1绝缘膜的上面位置，比上述半导体基板的上面位置高，且比上述填埋绝缘膜的上面位置低，在形成半导体元件之时，由于使元件分离用绝缘膜的附近设置的抗蚀层的膜厚能够缓慢变动，因此能够形成微细的图案。
本发明的半导体装置中，由于在填埋元件分离区域的形成时产生的结晶缺陷和结晶变形在沟槽的底部周边集中形成，因此能够使沟槽上部周边的半导体基板比以往结晶缺陷的密度降低，能够缓和结晶的变形。因此，结晶缺陷和结晶变形，使在半导体装置的动作时使载流子移动的区域和施加高电场的区域没有重叠。例如，在半导体基板上设置场效应晶体管的情况下。由于减低源/漏极间的泄漏电流，因此实现了可靠性的提高。
而且，根据本发明的半导体装置的制造方法，由于在沟槽下部附近设置硅结晶的变形，因此，能够防止在半导体基板的上面附近产生给半导体元件造成影响的结晶缺陷和结晶变形。
图1表示有关本发明第1实施方式的半导体装置的截面图。
图2(a)～(g)表示有关本发明第1实施方式的半导体装置的制造工序的截面图。
图3表示有关本发明第2实施方式的半导体装置的截面图。
图4(a)～(g)表示有关第2实施方式的半导体装置的制造工序的截面图。
图5(a)～(d)表示有关本发明第3实施方式的半导体装置的制造工序的截面图。
图6表示在形成了HDP-NSG膜的状态下施加热处理的情况下热处理温度和应力的关系指示图。
图7(a)～(e)表示以往的半导体装置的制造工序的截面图。
图中1—半导体基板，2、2b—涂层绝缘膜，3—非晶硅膜，4—氮化硅膜，5—沟槽，6—硅氧化膜，7、7a、7b—第1绝缘膜，8—缺陷区域，9、9a、9b—填埋绝缘膜，10、18、33—元件分离用绝缘膜，11—栅绝缘膜，12—多晶硅电极，13—金属电极，14—栅电极，15—栅上绝缘膜，16、侧壁，17—源/漏区域，18—元件分离用绝缘膜，19—栅布线，21、21a、21b、31、31a、31b—第1绝缘膜。
具体实施例方式
(第1实施方式)
有关本发明第1实施方式的半导体装置及其制造方法，以下利用图1以及图2进行说明。
图1表示有关本发明第1实施方式的半导体装置的截面图，图2(a)～(g)表示有关本发明第1实施方式的半导体装置的制造工序的截面图。
如图1所示，本实施方式的半导体装置包括半导体基板1，其包含活性区域、和包围活性区域的元件分离区域，在元件分离区域形成有沟槽；场效应晶体管，其被设置在半导体基板1的活性区域上；元件分离用绝缘膜10、18，其填埋元件分离区域内的沟槽；和栅布线19，其分别被设置在元件分离用绝缘膜10、18上。元件分离区域内的沟槽，其深度优选在200nm以上600nm以下的程度。
图1所示的例中，场效应晶体管，是一种MISFET，具有在例如由硅构成的半导体基板1上形成的栅绝缘膜11；在栅绝缘膜11上设置的由多晶硅电极12以及金属电极13构成的栅电极14；在栅电极14上设置的栅上绝缘膜15；在栅电极14的侧面上设置的侧壁16；在半导体基板1中位于栅电极14两侧的区域上设置的源/漏区域17。而且，栅布线19，具有与场效应晶体管相同的构成。
元件分离用绝缘膜10具有在沟槽内壁上设置的厚约5～20nm的硅氧化物构成的涂层绝缘膜2；在涂层绝缘膜2上设置的厚约30nm以上80nm以下的硅氧化物(HDF-NSG)构成的第1绝缘膜7a；在第1绝缘膜7a上设置的并且填埋沟槽的填埋绝缘膜9a。这里，第1绝缘膜7a，与填埋绝缘膜9a的膜质不同，对半导体基板1提供的应力更大。作为填埋绝缘膜9a的材料，可以是采用硅氧化物，也可以是采用硅氮化膜。
而且，元件分离用绝缘膜18，具有与元件分离用绝缘膜10大致相同的构成。即，元件分离用绝缘膜18具有在沟槽内壁设置的由厚约5～20nm的硅氧化物构成的涂层绝缘膜2b；在涂层绝缘膜2b上设置的厚约30nm以上80nm以下的硅氧化物(HDP-NSG)构成的第1绝缘膜7b；在第1绝缘膜7b上设置的且填埋沟槽的填埋绝缘膜9b。并且，元件分离用绝缘膜10的栅长度方向的宽度为例如2μm以下，元件分离用绝缘膜18的宽度例如超过2μm。
本实施方式的半导体装置的特征在于，具有上述元件分离用绝缘膜10、18的构造；和根据该构造，在半导体基板1内沟槽的下缘部分(底角部意思是沟槽底部的角部分)的周边存在含有结晶缺陷的缺陷区域8。并且，本说明书中沟槽的下缘部分(或者底角部)，就是沟槽的侧面和底面相接的部分。
该缺陷区域8，多见于半导体基板1的上面开始深至200nm以上的区域。对此，半导体基板1内的沟槽的周边部分，从上面开始深度为150nm以内的区域中，基本看不见缺陷区域，或者与在深度为200nm以上的区域相比，缺陷区域显著地减小了。而且，含有结晶缺陷的的缺陷区域8，主要存在于与元件分离用绝缘膜10、18距离200nm以内的区域。
另一方面，MISFET的源/漏区域17，由于设置在半导体基板1内的深度为从上面开始150nm以内的区域，在源/漏区域17内基本看不到缺陷区域8，结晶缺陷的密度，与以往的半导体装置相比，显著降低了。因此，本实施方式的半导体装置中，在MISFET的动作时就可以在降低源/漏区域17或源/漏区域17间的沟道区域中产生的泄漏电流。
因此，在本实施方式的半导体装置中，能够提高在半导体基板1上设置的元件的动作可靠性其次，关于上述半导体装置的制造方法利用图2进行说明。同图中，以元件分离用绝缘膜10的周边部分为例来表示。
首先，图2(a)所示的工序中，在p型半导体基板1上依次形成硅氧化膜6、非晶硅膜3、以及硅氮化膜4后，采用在成为元件分离形成区域的区域上具有开口的抗蚀层(图示略)，通过干式蚀刻对氮化膜4、非晶硅膜3以及硅氧化膜6蚀刻后形成图案。接着，将半导体基板1蚀刻给定深度例如深度200～600nm再蚀刻就形成了沟槽5。如果沟槽的深度浅，在后续工序中产生的缺陷区域8会进入到MISFET的源/漏区域，因此优选沟槽深度为200nm以上。
其次，在除去抗蚀层后，以硅氮化膜4作为掩模，通过在1000～1300℃的干O2环境气体中对半导体基板1热氧化，在沟槽5的内壁(侧面以及底面)形成厚度为5～20nm的涂层绝缘膜2。通过该氧化，使位于沟槽5的上缘部分的半导体基板1的角部被氧化，成为圆角。
接着，图2(b)所示的工序中，在基板上的整个面，利用高密度等离子体法，在输出4.0kw、600℃的形成条件下形成在厚度30nm以上80nm以下由硅氧化物(HDP-NSG)构成的第1绝缘膜7。这时，作为第1绝缘膜7的材料，并不仅限于HDP-NSG，只要是高应力且具有张量成分强的膜应力的绝缘膜即可。这里，让第1绝缘膜7的膜厚在80nm以下，是因为在沟槽内以未完全填埋的膜厚形成，在30nm以上，是因为在后续热处理工序中，需要给半导体基板1只提供使第1绝缘膜7(7a)产生缺陷区域8的应力。
其次，在图2(c)所示工序中，采用CMP法除去硅氮化膜4上的第1绝缘膜7，只在沟槽5内残存第1绝缘膜7a。这里，第1绝缘膜7a，为沿着沟槽5成为凹状。
接着，图2(d)所示的工序中，对于半导体基板1，在N2环境气体中，在温度600～1300℃，处理时间10～40分钟的条件下进行高温热处理。这时，具有高压且张量成分强的膜应力的第1绝缘膜7a存在于沟槽5的内侧，位于半导体基板1内的沟槽5的下缘部分(底角部)周边的部分与位于沟槽5的上缘部分周边的部分相比，施加了强的应力。这样，对于位于半导体基板1内的沟槽5的下缘部分周边的部分接受来自第1绝缘膜7a的应力，相反，在位于沟槽5的上缘部分周边的部分，其上方有空间因而应力被释放了。该结果，半导体基板1的沟槽5的下缘部分(底角部)附近(图2(d)所示a)产生结晶缺陷，或者应力残留严重的缺陷区域8。这里，结晶缺陷和缺陷区域8，在沟槽5的底部形成的第1绝缘膜7a的膜厚的范围内形成。沟槽5的深度，一般为200nm以上，结晶缺陷和缺陷区域8的深度大致为200nm以上。而且，结晶缺陷和缺陷区域8，在半导体基板1内，主要发生在与沟槽(或者第1绝缘膜7a)的距离为200nm以下的区域。
并且，图6表示在形成HDP-NSG膜的状态下施加热处理的情况下的热处理温度和应力的关系图。
如图所示，热处理温度达到600℃以上后，由于升温时(图6中的“升温”)的应力和降温时(图6中的“降温”)的应力差很大，热处理后的残留应力也会很大。因此，本工序的热处理温度，优选在600℃以上。因为这样能够可靠产生结晶缺陷和缺陷区域8。
其次，图2(e)所示的工序中，在基板上的整个面，利用高密度等离子体法，在3.0kW、420℃的形成条件下形成例如由厚400～600nm的HDP-NSG构成的绝缘膜9。本工序中，根据沟槽的深度调整HDP-NSG的堆积量，使绝缘膜9完全填埋沟槽。绝缘膜9和第1绝缘膜7(7a)虽然均由HDP-NSG构成；但绝缘膜9，与第1绝缘膜7a相比，是在更低功率且更低温的条件下形成的。这样，绝缘膜9的膜应力，能够比第1绝缘膜7a还小。
之后，处理温度900～1200℃、处理时间为15～60分的条件下进行热压烧结退火后，热压烧结成绝缘膜9。这时，根据热压烧结退火对半导体基板1施加应力，在图2(d)所示工序中使产成的缺陷结晶伸长，或者使缺陷区域扩大。这里，产生结晶缺陷或缺陷区域8，主要是在与沟槽距离200nm以内的区域内。
这样，通过伸长或扩大位于沟槽5的下缘部分附近的结晶缺陷和缺陷区域8，就能够将绝缘膜9给半导体基板1施加的应力抵消，因此给作为源/漏区域的活性区域施加的应力与过去相比得到缓和，能够抑止半导体基板1的上面附近的结晶缺陷或缺陷区域8的产生。
其次，图2(f)所示的工序中，利用CMP法进行绝缘膜9的平坦化。根据本工序，通过除去绝缘膜9至硅氮化膜4露出，在沟槽5内形成填埋绝缘膜9a。
接着，图2(g)所示工序中，为了调整相对于填埋绝缘膜9a的半导体基板1的上面的高度，进行填埋绝缘膜9a的湿式蚀刻。之后，除去硅氮化膜4，非晶硅膜3以及硅氧化膜6。这样，形成元件分离用绝缘膜10，其具有在沟槽5内壁上设置的涂层绝缘膜2、第1绝缘膜7a、以及填埋绝缘膜9a。
而且，具有涂层绝缘膜2、第1绝缘膜7b、以及填埋绝缘膜9b的元件分离用绝缘膜18，与元件分离用绝缘膜10同时形成。
之后，利用公知的技术，如图2所示，半导体基板1的活性区域上，形成MISFET，其具有栅绝缘膜11；由多晶硅电极12以及Ti(钛)、TiN(氮化钛)、W(钨)、或者这些层叠体构成的金属电极13所构成的栅电极14、栅上绝缘膜15、侧壁16、源/漏区域17。
接着，在分离宽度为2μm以下的窄元件分离用绝缘膜10和分离宽度超过2μm的宽分离用绝缘膜18上，分别形成与MISFET的栅电极构造相同的栅布线19(图示略)。这样，能够制造出本实施方式的半导体装置。
根据该方法，在图2(d)所示工序中，由于是在活性区域内的半导体基板1的上方没有设置比过去的填埋绝缘膜的膜应力强的第1绝缘膜7a的状态下进行热处理，因此在半导体基板1内的沟槽的下缘部分附近能够产生结晶缺陷和缺陷区域8。在该状态下，在对填埋用的绝缘膜9进行热处理时受到应力后，由于应力集中在结晶缺陷和缺陷区域8，使结晶缺陷和缺陷区域8伸长或扩大，因此能够抑止在制造工序中半导体基板1的深度为150nm以内的区域产生缺陷区域8。而且，半导体基板1上形成的MISFET的源/漏区域17的深度为例如50nm～150nm的程度，能够防止缺陷区域8横跨源/漏区域17而形成，减低源/漏间的泄漏电流的发生。
这里，作为半导体基板1上形成的元件的例子虽然举出的是MISFET，但除了载流子在半导体基板1的上面附近流动的场效应晶体管之外，对于形成双极晶体管等的情况，也能取得相同的效果。
并且，本实施方式中，作为第1绝缘膜7可以利用HDP-NSG膜，但第1绝缘膜7只要是具有比绝缘膜9更高应力的膜质的绝缘膜，由于在沟槽底部附近能够产生缺陷区域8，因此即使用根据例如LP-CVD法形成的硅氮化膜也能得到相同的效果。而且绝缘膜9，由于较第1绝缘膜7为低应力，只要是填埋性良好的绝缘膜，也可以是HDP-NSG膜以外的膜。该情况下，也能够得到与本发明相同的效果。
并且，本实施方式说明的方法中，虽然为了对沟槽的拐角到角而优选形成涂层绝缘膜2，即使不形成涂层绝缘膜2也能够得到提高MISFET的动作可靠性的效果。
而且，作为半导体基板1，虽然优选采用硅基板，也可以采用在基板的下方填埋绝缘膜的SOI基板，SiC(碳化硅)基板、SiGe基板等。
并且，即使设置多晶硅膜而替代非晶硅膜3，也能够得到与本实施方式的半导体装置相同的效果。
(第2实施方式)
图3表示有关本发明第2实施方式的的半导体装置的截面图。图4(a)～图(g)表示有关第2实施方式的半导体装置的制造工序的截面图。
如图3所示，本实施方式的半导体装置，与第1实施方式的半导体装置相比，只是在第1绝缘膜21a、21b的形状上不同。
即，本实施方式的半导体装置包括半导体基板1，其包含活性区域、和包围活性区域的元件分离区域，在元件分离区域形成有沟槽；场效应晶体管，其被设置在半导体基板1的活性区域上；元件分离用绝缘膜10、18，其填埋元件分离区域内的沟槽；和栅布线19，其分别被设置在元件分离用绝缘膜10、18上。元件分离区域内的沟槽，其深度优选在200nm以上600nm以下的程度。
元件分离用绝缘膜10具有由在沟槽内壁设置的厚约5～20nm的硅氧化物构成的涂层绝缘膜2；在涂层绝缘膜2的侧壁上设置的、由硅氧化物(HDP-NSG)构成的侧壁形状的第1绝缘膜21a；在涂层绝缘膜2以及第1绝缘膜21a上设置的、且填埋沟槽的填埋绝缘膜9a。第1绝缘膜21a的膜厚，与沟槽内的上部相比其下部要厚。第1绝缘膜21a内，与涂层绝缘膜2的底面相接的最下部的厚度，为约30nm以上80nm以下。这里，“侧壁形状”是指与在MISFET的栅电极的侧面上设置的侧壁相同的形状，具体讲，是指覆盖沟槽的侧壁，从平面来看，只在沟槽底面的周缘部分上设置的形状。
而且，第1绝缘膜21a，与填埋绝缘膜9a膜质不同，给半导体基板1提供的应力更大。还有，作为填埋绝缘膜9a的材料，可以采用硅氧化物，也可以采用硅氮化膜。
而且，元件分离用绝缘膜18，与元件分离用绝缘膜10具有大致相同的构成。
即，元件分离用绝缘膜18包括由在沟槽内部设置的厚约5～20nm的硅氧化物构成涂层绝缘膜2b；在涂层绝缘膜2b的侧壁上设置的、例如由HDP-NSG构成的侧壁形状的第1绝缘膜21b；在涂层绝缘膜2以及第1绝缘膜21b上设置的、且填埋沟槽的填埋绝缘膜9b。
在本实施方式的半导体装置中，与第1实施方式的半导体装置相同，在半导体基板1的沟槽的下缘部分周边存在包含结晶缺陷的缺陷区域8。该缺陷区域8，多见于从半导体基板1的上面开始深度为200nm以上的区域，在半导体基板1内沟槽的周边部分、从上面开始深度为150nm以内的区域，基本看不见缺陷区域，或者与在深度为200nm以上的区域相比显著要小。而且，在本实施方式的半导体装置中，半导体基板1内，沟槽上部的附近部分由第1绝缘膜21a、21b施加的应力与第1实施方式相比变小了，因此更加降低了半导体基板1的上面附近产生的结晶缺陷的密度，能使缺陷区域8变得更小。
下面，说明关于本实施方式的半导体装置的制造方法。
首先，在图4(a)所示的工序中，在p型的半导体基板1上依次形成硅氧化膜6、非晶硅膜3、以及硅氮化膜4后，利用在成为元件分离形成区域的区域上具有开口的抗蚀层(图示略)，通过干式蚀刻对硅氮化膜4、非晶硅膜3以及硅氧化膜6蚀刻后形成图案。接着，将半导体基板1按给定的深度，至例如200～600nm为止进一步蚀刻，形成沟槽5。如果沟槽的深度较浅，则在后续工序中产生的缺陷区域8会进入MISFET的源/漏区域，因此优选沟槽的深度为200nm以上。
接着，在除去抗蚀层后，以硅氮化膜4作为掩模，通过在1000～1300℃的环境气体中对半导体基板1热氧化，在沟槽5的内壁(侧面以及底面)形成厚度为5～40nm的涂层绝缘膜2。通过该氧化，就能使位于沟槽5上缘部分的半导体基板1的角部被氧化，成为圆角。
其次，在图4(b)所示工序中，在基板上的整个面，采用高密度等离子体法，在4.0kw、600℃的形成条件下形成由厚度为30nm以上80nm以下的由硅氧化物(HDP-NSG)构成的第1绝缘膜21。这时，作为第1绝缘膜21的材料，并不仅限于HDP-NSG，只要是高应力且具有张量成分强的膜应力的绝缘膜即可使用。这里，让第1绝缘膜21的膜厚，重要的是在沟槽内形成未被完全填埋的膜厚。至此为止的工序与第1实施方式相同。
接着，在图4(c)所示的工序中，通过各向异性干式蚀刻对第1绝缘膜21蚀刻后，在沟槽5内的侧壁面上形成侧壁形状的第1绝缘膜21a。
接着，在图4(d)所示的工序中，对于半导体基板1，在热处理温度为600～1300℃、处理时间为10～40分的条件下进行高温热处理。这时，具有高应力且张量成分强的膜应力的第1绝缘膜21a存在于沟槽5的侧面，但是沟槽5的上部附近和下部附近，给半导体基板1施加的应力不同。即，半导体基板1中的沟槽5的下部附近，其形成为侧壁形状的第1绝缘膜21a的膜厚比沟槽上部附近厚。因此，沟槽5的上部附近，由于与第1实施方式的第1绝缘膜7a相比第1绝缘膜21a的膜厚较薄，并且在沟槽以外部分的半导体基板1上没有设置第1绝缘膜21a，应力被释放，因此半导体基板1上基本没有被施加应力。
另一方面，半导体基板1内的沟槽5的下部附近，第1绝缘膜21a的膜厚与上部相比较厚，由于应力集中，因此通过高温热处理给沟槽5的下缘部分(底角部)施加应力，就形成了缺陷区域8。这里，与第1实施方式同样，结晶缺陷和缺陷区域8，在沟槽5的底部形成的第1绝缘膜21a的膜厚范围内形成。并且，该缺陷区域8，主要，产生在半导体基板1的从上面开始深度为200nm以上的区域。而且，优选本工序的热处理温度，根据图6所示的结果，为第1实施方式相同的600℃以上。
接着，在图4(e)所示工序中，基板上的整个面，采用高密度等离子体法，在3.0kW、420℃的形成条件下形成厚度为400～600nm的由HDP-NSG膜构成的绝缘膜9。这时，绝缘膜9，与第1绝缘膜21相比，HDP-NSG膜的堆积条件是在低功率且低温下堆积的。之后，由于热压烧结绝缘膜9，因此在处理温度为900～1200℃、处理时间为15～60分钟的条件下进行热压烧结退火。这时，根据热压烧结退火对于半导体基板1的应力，由于沟槽5的下缘部分(底角部)附近的缺陷区域8的成长而被吸收，因此半导体基板1内，沟槽5的上部附近施加的应力比以往的半导体装置缓和。为此，之后在成为MISFET的源/漏区域的部分不容易产生缺陷区域8。
其次，在图4(f)所示工序中，采用化学机械研磨(CMP)法对绝缘膜9进行平坦化，通过除去硅氮化膜4上的绝缘膜9，在沟槽5内形成填埋绝缘膜9a。
接着，在图4(g)所示工序中，调整相对于填埋绝缘膜9a的半导体基板1上面的高度，对填埋绝缘膜9a进行湿式蚀刻。之后，除去硅氮化膜4、非晶硅膜3以及硅氧化膜6，在沟槽5内形成元件分离用绝缘膜10，其包含涂层绝缘膜2、第1绝缘膜21a以及填埋绝缘膜9a。
而且，含有涂层绝缘膜2、第1绝缘膜21b，以及填埋绝缘膜9b的元件分离用绝缘膜18，与元件分离用绝缘膜10同时形成。
其后，如图3所示，采用公知的技术，在半导体基板1的活性区域，形成MISFET，其具有栅绝缘膜11、由多晶硅电极12以及Ti、TiN、W、或者由这些层叠体构成的金属电极13所构成的栅电极14、栅上绝缘膜15、侧壁16、源/漏区域17。接着，在分离宽度在2μm以下的窄元件分离用绝缘膜10以及分离宽度超过2μm的宽元件分离用绝缘膜18上，分别形成与MISFET的栅电极具有相同构造的栅布线19(图示略)。这样，就能够制造出本实施方式的半导体装置。
根据该方法，在图4(d)所示工序中，由于在与以往的填埋绝缘膜相比其膜应力强的侧壁形状的第1绝缘膜21a存在于沟槽5(或者涂层绝缘膜2)的侧壁的状态下进行热处理，因此在半导体基板1内的沟槽的下缘部分附近能够产生结晶缺陷和缺陷区域8。尤其，第1绝缘膜21a的膜厚由于其下部比上部厚，因此与第1实施方式相比沟槽5上部附近的半导体基板1上施加的应力会减少，能够使应力集中在沟槽5的下缘部分附近的半导体基板1。其结果，伸长或者扩大结晶缺陷或缺陷区域8，能够有效抑止制造工序中半导体基板1的深度为150nm以内的区域产生缺陷区域8的情况。半导体基板1上形成的MISFET的源/漏区域17的深度为50nm～150nm的程度，因此能够防止缺陷区域8横跨源/漏区域17而形成，减少源/漏间的泄漏电流的发生。
并且，在本实施方式中，作为第1绝缘膜21虽然采用HDP-NSG膜，但第1绝缘膜21只要是具有比绝缘膜9更高应力的膜质的绝缘膜，由于在沟槽底部附近能够产生缺陷区域8，因此即使用根据例如LP-CVD法形成的硅氮化膜也能得到相同的效果。而且绝缘膜9，只要是低应力、填埋性良好的绝缘膜，即使是HDP-NSG膜以外的膜，也能够得到与本发明相同的效果。
并且，在本实施方式中，虽然是对第1绝缘膜21a为侧壁形状的情况进行了说明，如果沟槽5的侧壁上方设置的第1绝缘膜21a的膜厚其下部比上部厚，那么也可以在沟槽5的底面上方设置第1绝缘膜21a，由于在沟槽底角部施加应力，因此能得到与本实施方式相同的效果。
(第3实施方式)图5(a)～(d)表示有关本发明第3实施方式的半导体装置的制造工序的截面图。
本实施方式的半导体装置的制造方法，与第1实施方式大致相同，但第1绝缘膜31a的膜质与第1实施方式的不同。以下，就与第1实施方式的不同点进行说明。
首先，在图5(a)所示工序中，与第1实施方式相同，在半导体基板1上形成沟槽5后，在沟槽5内，以有机硅为主原料，通过热CVD法或者等离子体CVD法，形成具有比以往的元件分离用绝缘膜的膜应力更强的厚度为30～80nm的第1绝缘膜31。这时，第1绝缘膜31，是比其后形成的绝缘膜9的膜质更疏松，比绝缘膜9的成膜条件具有更高输出，并且是在高温下形成第1绝缘膜31。例如在采用高密度等离子体(HDP)CVD法的情况下，在4.0kW、600℃的条件下形成第1绝缘膜31。根据该堆积条件，第1绝缘膜31的成膜反应，由于比绝缘膜9的成膜反应更迅速地进行，因此第1绝缘膜31，具有含较多副反应生成物的疏松的膜质，对于张量成分强、含有HF的溶液，成为蚀刻速率大的膜质。
其次，在图5(b)所示工序中，和第1实施方式相同在研磨第1绝缘膜31形成第1绝缘膜31a之后，在基板上实施热处理，在沟槽的下缘部分周边的半导体基板1上产生缺陷区域8。
之后，在图5(c)所示工序中，在基板上形成填埋特性良好的绝缘膜9。接着，通过CMP法研磨绝缘膜9后形成填埋绝缘膜9。通过该CMP工序，通常第1绝缘膜31a以及填埋绝缘膜9a的上面，比活性区域内的半导体基板1的上面高。其次，为调整填埋绝缘膜9a的高度，采用含有HF的溶液进行湿式蚀刻。这时，第1绝缘膜31，对于含有HF的溶液由于比填埋绝缘膜9a蚀刻速率大，因此能够使填埋绝缘膜9a的高度有效地降低。这样，通过使第1绝缘膜31a成为疏松的膜，即使在图案密集的区域，也能防止填埋绝缘膜9a的高度比周围高。
其次，除去硅氮化膜4、非晶硅膜3以及硅氧化膜6后形成元件分离用绝缘膜33。
根据以上方法，由于第1绝缘膜31a比填埋绝缘膜9a具有更疏松的膜，对于HF能使蚀刻速率变大，因此能使元件分离用绝缘膜33的上面和半导体基板1的上面之间的段差变小。这样，利用光刻法形成微细的栅电极时，使元件分离用绝缘膜33的附近的抗蚀层的膜厚缓慢变动，因而就可以形成微细的图案。因此，与以往的半导体装置相比在形成微细的栅电极时，能够使抗蚀层的膜厚缓慢变动，就能够很容易进行图案的形成，其结果，就能提高具有微细的栅电极的半导体装置的可靠性。
本发明的半导体装置，可利用于控制例如电子机器、电脑、家电等，各种机器的动作。
权利要求
1.一种半导体装置，包括形成有沟槽的半导体基板、和填埋所述沟槽的元件分离用绝缘膜，其特征在于，所述元件分离用绝缘膜包括第1绝缘膜，至少沿着所述沟槽的侧面部分被形成；和填埋绝缘膜，其被设置在所述第1绝缘膜的上面或者上方，填埋所述沟槽；在所述半导体基板内包含所述沟槽的底角部的部分，形成结晶缺陷。
2.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜，其膜应力比所述填埋绝缘膜强。
3.根据权利要求1所述的半导体装置，其特征在于，所述半导体基板内的所述沟槽的底角部所包含的结晶缺陷的密度，比所述沟槽的上缘部分所包含的结晶缺陷的密度高。
4.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜，从所述沟槽的底部横跨侧部形成。
5.根据权利要求4所述的半导体装置，其特征在于，所述沟槽底角部所包含的结晶缺陷，在所述半导体基板内，以高度为从所述沟槽底面位置开始至所述沟槽底部形成的所述第1绝缘膜的上面位置为止的范围区域内形成。
6.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜内，在所述沟槽的侧面上设置的部分的膜厚，其下部比上部大。
7.根据权利要求6所述的半导体装置，其特征在于，所述第1绝缘膜，在所述沟槽的侧部以侧壁形状形成。
8.根据权利要求1所述的半导体装置，其特征在于，所述第1绝缘膜的膜质，为比所述填埋绝缘膜的膜质疏松。
9.根据权利要求8所述的半导体装置，其特征在于，所述第1绝缘膜的上面位置，比所述半导体基板的上面位置高，且比所述填埋绝缘膜的上面位置低。
10.根据权利要求1～9中任一项所述的半导体装置，其特征在于，在所述沟槽的底角部所包含的结晶缺陷，在距所述半导体基板的上面深度为200nm以上的区域内形成。
11.一种半导体装置的制造方法，用于制造包含形成有沟槽的半导体基板、和填埋所述沟槽的元件分离用绝缘膜的半导体装置，其特征在于，包含工序(a)，在所述半导体基板上形成的所述沟槽内形成1绝缘膜；工序(b)，在所述工序(a)后，进行热处理，形成至少在所述半导体基板内的所述沟槽底角部包含结晶缺陷的缺陷区域；和工序(c)，通过在所述第1绝缘膜的上面或者上方形成填埋所述沟槽的填埋绝缘膜，形成具有所述第1绝缘膜和所述填埋绝缘膜的元件分离用绝缘膜。
12.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述工序(a)中，将所述第1绝缘膜形成为沿所述沟槽的凹状。
13.根据权利要求12所述的半导体装置的制造方法，其特征在于，所述缺陷区域，为在所述半导体基板内，高度为从所述沟槽的底面位置开始至所述沟槽底部形成的所述第1绝缘膜的上面位置为止的范围区域内形成。
14.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述工序(a)中形成的所述第1绝缘膜内，所述沟槽侧面上设置的部分的膜厚，其下部比上部大。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，所述工序(a)中，所述第1绝缘膜，在所述沟槽的侧面以侧壁形状形成。
16.根据权利要求11所述的半导体装置的制造方法，其特征在于，所述工序(a)中形成的所述第1绝缘膜，其膜应力比在所述工序(c)中形成的所述填埋绝缘膜强。
17.根据权利要求11所述的半导体装置的制造方法，其特征在于，在所述工序(b)中，在600℃以上进行所述半导体基板的热处理。
18.根据权利要求11～17中任一项所述的半导体装置的制造方法，其特征在于，所述第1绝缘膜，与所述填埋绝缘膜相比，其膜质为疏松。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，构成所述第1绝缘膜的材料，与构成所述填埋绝缘膜的材料相比，为在更高温且高输出条件下堆积而成。
20.根据权利要求18所述的半导体装置的制造方法，其特征在于，还包括工序(d)，所述工序(c)之后，对所述第1绝缘膜以及所述填埋绝缘膜蚀刻后，形成使所述第1绝缘膜的上面位置，比所述半导体基板的上面位置高，且比所述填埋绝缘膜的上面位置低。
全文摘要
对形成沟槽后的基板进行热氧化后，在高输出且高温条件下通过CVD法形成厚度为30～80nm的膜应力强的第1绝缘膜。其次，对基板热处理后在沟槽的下缘部分附近产生缺陷区域。接着，填埋沟槽，堆积比第1绝缘膜的膜应力弱的绝缘膜，实施热处理后，通过研磨绝缘膜，形成填埋绝缘膜。在后续工序中由于使从绝缘膜接受的应力，能够集中在缺陷区域，因此能够防止在半导体元件的动作时电流流动的基板的上面附近产生缺陷区域。这样，可以降低随着沟槽型元件分离用绝缘膜的形成而产生的缺陷区域对半导体元件的影响。
文档编号H01L29/66GK1627496SQ200410100289
公开日2005年6月15日 申请日期2004年12月10日 优先权日2003年12月12日
发明者松田隆幸 申请人:松下电器产业株式会社