专利名称：用于制备具有衬有阻挡层的开孔的半导体组件的方法
技术领域：
本发明一般涉及适合在半导体组件内使用的金属化系统，尤其涉及具有低电阻金属化系统的半导体组件和用于制备该半导体组件的方法。
背景技术：
半导体组件的制备商在持续努力地提高他们的组件的速度。因为诸如微处理器的半导体组件含有多达十亿个晶体管或装置，所以提高速度的焦点一直在于减小构成该半导体组件的半导体装置的栅极延迟(gate delays)。结果，栅极延迟已经减小至这样的地步，即，使得速度现在主要是由金属化系统的传播延迟(propagation delay)所限制，该金属化系统用于将半导体装置彼此互连(interconnect)并将半导体装置与半导体组件外部的元件互连。金属化系统通常包括多个互连层，该多个互连层通过介电材料而彼此垂直地分隔开并通过填充有金属的通孔或导电插塞(conductive plugs)而彼此电连结起来。每层都含有通过绝缘材料所分隔开的金属线、填充有金属的通孔或其组合。描述金属化系统的延迟的品质因数(figure of merit)是其电阻-电容(Resistance-Capacitance，RC)延迟。RC延迟可以由金属层的电阻和在金属化系统内的不同金属层之内及之间的相关电容而得到。更具体地，RC延迟由以下给出RC＝(ρ*ε*l2/(tm*tdiel))其中ρ是金属互连层的电阻率；ε是介电材料的介电常数或电容率；l是金属互连的长度；tm是金属的厚度；以及tOX是介电材料的厚度。
RC延迟可通过减小金属化系统的电阻率和/或电容而降低。用于减小这些参数的两项常用技术是单镶嵌(damascene)工艺和双镶嵌工艺。在单镶嵌工艺中，沟槽和/或通孔蚀刻至第一介电层中并且随后以金属填充。第二介电层形成在第一介电层之上并且在那里形成沟槽和/或通孔。然后用金属填充第二介电层内的沟槽和/或通孔，该金属接触到第一介电层中所选择的通孔或沟槽内的金属。在双镶嵌工艺中，用一层或多层介电材料来形成两层沟槽和/或通孔。然后在一个步骤中用金属来填充沟槽和/或通孔，使得在部分通孔内的金属接触到在部分沟槽内的金属。在形成沟槽和/或通孔之后并在用金属填充它们之前，沟槽和/或通孔通常衬有导电的单层阻挡层(single layer barrier)，该导电的单层阻挡层防止铜穿过沟槽和/或通孔的侧壁而扩散。金属化系统的电阻率部分地受填充沟槽和/或通孔的金属与单层阻挡层的组合所支配。因为铜的电阻率远低于阻挡层的电阻率，所以用于降低金属化系统的电阻率的一项技术在于利用等离子气相沉积(Plasma Vapor Deposition，PVD)来使单层阻挡层尽可能地薄。这项技术的一个缺点是产生了单层阻挡层覆盖的间隙(gaps)，这造成铜接触到下面的材料。铜于是扩散至下面的材料中，这降低了半导体组件的可靠性。此外，单层阻挡层在下面的铜层之上的不存在增大了电子迁移(electromigration)失效的可能性。具有在单层阻挡层内的间隙的另一个缺点是所沉积的铜倾向于对间隙所暴露的下层附着不佳，造成部分金属化系统从半导体组件剥离并且造成其失效。又一个缺点是，由于单层阻挡层通常是不均匀的，所以空隙或“钥匙孔(keyholes)”可能会在填充沟槽和/或通孔的金属内产生，因而增大了金属化系统的电阻。
因此，所需要的是具有金属化系统的半导体组件以及用于制备该半导体组件的方法，该金属化系统具有均匀厚度的阻挡层而没有间隙。
发明内容
本发明通过提供半导体组件以及用于制备具有多层阻挡层结构(multi-layer barrier structure)的半导体组件的方法而满足前述需求。依据一个方面，本发明包括提供具有主表面(maior surface)和在主表面上的互连层的半导体基片。介电材料形成在互连层之上并且开孔形成在介电材料之内。使用原子层沉积(atomic layer deposition)在开孔内形成多层阻挡层结构以形成衬有多层阻挡层的开孔(multi-layer barrier-linedopening)。该衬有多层阻挡层的开孔填充有导电材料。
依据另一个方面，本发明包括在较低的金属层之上形成镶嵌结构，其中该镶嵌结构包含具有主表面的绝缘材料和延伸至该绝缘材料内的开孔。多层阻挡层形成在开孔内并且导电材料形成在多层阻挡层之上。
依据又一个方面，本发明包括一种用于减少半导体组件内的电子迁移的方法。镶嵌结构提供在较低的导电层之上，其中该镶嵌结构包含具有主表面的介电材料和延伸至该介电材料内的开孔。开孔和第一层导电材料的主表面的一部分衬有阻挡层材料以形成衬有阻挡层的开孔。第一层导电材料衬有第二层导电材料，使得第一层及第二层导电材料协同形成多层阻挡层膜。金属配置在多层阻挡层膜之上并填充衬有多层阻挡层的开孔。
依据另一个方面，本发明包括在较低的导电层之上具有镶嵌结构的半导体组件，其中该镶嵌结构包含具有主表面的介电材料和延伸至该介电材料内的开孔。开孔和部分主表面衬有多层阻挡层。导电材料配置在开孔内的多层阻挡层之上。
在结合附图而阅读了下列详细描述之后，将能更好地了解本发明，在附图中，相似的参考数字代表相似的组件，并且其中图1-4是依据本发明实施例半导体组件在制备期间的放大横截面侧视图。
具体实施例方式
一般地，本发明提供具有金属化系统的半导体组件，该金属化系统具有薄的保形的(conformal)多层阻挡层结构，该薄的保形的多层阻挡层结构减少电子迁移并允许形成具有较大横截面积和较低电阻的铜(或其它适合的金属)互连。金属化系统可以用例如镶嵌工艺来制备，通过在包含绝缘层的介电堆叠内形成沟槽和/或通孔，该绝缘层具有配置在其上的消反射涂层(anti-reflective coating layer)。沟槽和/或通孔衬有多层保形阻挡层，然后填充有诸如铜的导电材料。依据本发明的一个方面，保形的多层阻挡层包含给沟槽和/或通孔保形地铺设衬底的保护层(protective layer)和在保护层上方的覆盖层(capping layer)。保护层和覆盖层是使用原子层沉积技术结合非卤化物前体(non-halide precursor)或有机金属前体(organometallic precursor)而形成的。保护层具有在大约5埃()和大约60之间变化的厚度，保形的覆盖层具有从一个单层至大约10变化的厚度。优选地，覆盖层从1至大约5而变化。保护层和覆盖层协同形成保形的多层阻挡层。将保形的多层阻挡层上方的导电材料平坦化(或抛光)以形成填充的沟槽和/或通孔，例如，铜填充的沟槽，当导电材料是铜时。使用原子层沉积来形成多层阻挡层的一个优点是，该多层阻挡层是具有低电阻的薄保形结构。本发明的另一个优点是，其减少了电子迁移。
图1是依据本发明实施例半导体组件10在中间阶段制备期间的放大横截面侧视图。图l中所显示的是其中已制备有半导体装置14的半导体基片12的一部分。半导体基片12具有主表面16。应了解的是，半导体装置14是以区块形式(in block form)而显示的，并且半导体装置的类型不是本发明的限制。适合的半导体装置包含诸如绝缘栅场效应晶体管、互补绝缘栅场效应晶体管、结型场效应晶体管、双极结型晶体管、二极管等的有源元件(active elements)，以及诸如电容器、电阻器及电感器的无源元件(passive elements)。同样地，半导体基片12的材料不是本发明的限制。基片12可以是硅、绝缘体上硅(Silicon-On-Insulator，SOI)、蓝宝石上硅(Silicon-On-Sapphire，SOS)、硅锗、锗、形成在硅基片上的硅的外延层等。此外，半导体基片12可以包括诸如砷化镓、磷化铟等的化合物半导体材料。
具有主表面20的介电材料18形成在半导体基片12之上，并且具有主表面24的导电部分22形成在介电材料18的一部分内。作为例子，导电部分22是金属。金属层22可以被称为金属-1、较低的导电层(lowerelectrically conductive level)、较低的金属层、下面的结构(underlyingstructure)或下面的互连结构。介电材料18和导电部分22的组合称为互连层。当导电部分22是金属时，互连层也称为金属互连层或传导层(conductive level)。用于形成诸如装置14的半导体装置、介电材料18和金属层22的技术对于本领域技术人员而言是已知的。
厚度在大约5和大约1,000之间变化的蚀刻终止层28形成在主表面20和24之上。作为例子，蚀刻终止层28具有500的厚度。用于蚀刻终止层28的适当材料包括介电材料，诸如氮氧化硅(siliconoxynitride，SiON)、氮化硅(silicon nitride，SiN)、富硅的氮化物(siliconrich nitride，SiRN)、碳化硅(silicon carbide，SiC)、氢化氧化的碳化硅材料(hydrogenated oxidized silicon carbon material，SiCOH)等。
厚度在大约1,000和大约20,000之间变化的介电材料层或绝缘材料层30形成在蚀刻终止层28之上。优选地，绝缘层30具有在4,000和12,000之间变化的厚度。作为例子，绝缘层30具有大约10,000的厚度，并且包括一种材料，该材料的介电常数(κ)低于二氧化硅、氮化硅或氢化氧化的碳化硅材料(SiCOH)的介电常数。虽然绝缘层30可以是二氧化硅、氮化硅或SiCOH，但是绝缘层30使用具有比这些材料更低的介电常数的材料减小了金属化系统的电容并且改善了半导体组件10的性能。适当的有机低κ介电材料包括，但是并不限于，聚酰亚胺(polyimide)、旋涂聚合物(spin-on polymers)、聚芳醚(poly(arylene ether)，PAE)、二甲苯聚合物(parylene)、干凝胶(xerogel)、氟化芳香烃醚(fluorinated aromatic ether，FLARE)、氟化聚酰亚胺(fluorinated polyimide，FPI)、稠密SiLK、多孔性SiLK(p-SiLK)、聚四氟乙烯(polytetrafluoroethylene)和苯环丁烯(benzocyclobutene，BCB)。适当的无机低κ介电材料包括，但是并不限于，氢硅倍半氧烷(hydrogensilsesquioxane，HSQ)、甲基硅倍半氧烷(methyl silsesquioxane，MSQ)、氟化玻璃(fluorinated glass)或NANOGLASS。应了解的是，用于绝缘层30的介电材料的类型不是本发明的限制，并且可以使用其它的有机和无机介电材料，尤其是介电常数小于二氧化硅的介电材料。同样地，用于形成绝缘层30的方法不是本发明的限制。例如，在其它技术中，可以使用旋转涂覆(spin-on coating)、喷洒式涂覆(spray-on coating)、化学气相沉积(Chemical Vapor Deposition，CVD)、等离子增强化学气相沉积(Plasma Enhanced Chemical Vapor Deposition，PECVD)或物理气相沉积(Physical Vapor Deposition，PVD)来形成绝缘层30。
厚度在大约5和大约1,000之间变化的蚀刻终止层32形成在绝缘层30之上。作为例子，蚀刻终止层32具有500的厚度。用于蚀刻终止层32的适当材料32包括介电材料，诸如氮氧化硅(SiON)、氮化硅(SiN)、富硅的氮化物(SiRN)，碳化硅(SiC)、氢化氧化的碳化硅材料(SiCOH)等。应注意的是，蚀刻终止层32是可选择的层膜。换言之，蚀刻终止层32可以从半导体组件10中略去。
厚度从大约2,000至大约20,000变化的介电层34形成在蚀刻终止层32之上。用于介电层34的适当的材料和沉积技术与为绝缘层30所列举的相同。虽然介电层34的材料可以与绝缘层30的材料相同，但是介电材料优选是不同的。此外，优选介电层34的材料和绝缘层30的材料具有不同的蚀刻速率，但却具有相似的热膨胀系数并且能够承受由加工及作为最终产品使用而带来的应力程度。
依据一个实施例，绝缘层30的介电材料是p-SiLK而介电层34的材料是氮氧化硅(SiON)。用于介电层34的其它适当材料包括碳化硅和Ensemble(Ensemble是The Dow Chemical公司所出售的层间介电涂层)。这些材料可以用旋转涂覆技术而施加，并且它们具有相似的应力水平限度(stress level tolerances)和加工温度限度。再者，这些材料可以相对彼此而选择性地或不同地蚀刻。换言之，存在着选择性蚀刻p-SiLK和氮氧化硅的蚀刻剂，即，可以使用一种蚀刻剂来蚀刻p-SILK但却不显著地蚀刻氮氧化硅，并且可以使用另一种蚀刻剂来蚀刻氮氧化硅但却不显著地蚀刻p-SILK。
依据另一个实施例，绝缘层30的介电材料是泡沫聚酰亚胺(foamedpolyimide)而介电层34的介电材料是HSQ。层膜30、32和34协同形成绝缘结构。虽然这些实施例示意了混合使用有机和无机介电材料，但这不是本发明的限制。绝缘层30的介电材料和介电层34的介电材料可以同为有机材料或无机材料，或者是其组合。
仍然参照图1，厚度在大约100和大约5,000之间变化的硬掩模(hardmask)36形成在介电层34之上。优选地，硬掩模36具有在大约500和大约1,000之间变化的厚度，并且包括单层的介电材料，诸如氮氧化硅(SiON)、氮化硅(SiN)、富硅的氮化物(SiRN)、碳化硅(SiC)或氢化氧化的碳化硅材料(SiCOH)。应注意的是，硬掩模36并不限于单层系统，还可以是多层系统。硬掩模36应包括与蚀刻终止层28及32相比具有不同的蚀刻速率或选择性及不同厚度的材料。因为硬掩模36在用于将光刻胶层(photoresist layer)42图形化的光刻步骤期间减弱了光的反射，所以它也称为消反射涂层(Anti-Reflective Coating，ARC)。
利用本领域技术人员所已知的技术，将光刻胶层42形成在硬掩模36之上并且经图形化以形成开孔44和46。
现在参照图2，未受到图形化的光刻胶层42所保护的硬掩模36部分和介电层34部分，即，由开孔44和46所暴露的部分，利用各向异性反应离子蚀刻(anisotropic reactive ion etch)而蚀刻以形成分别具有侧壁55和56的开孔50和52。各向异性蚀刻终止或停止于蚀刻终止层32之内或之上。换言之，利用各向异性反应离子蚀刻而去除了在开孔44和46之下的或由开孔44和46所暴露的硬掩模36部分和介电层34部分，由此暴露出蚀刻终止层32的部分。利用本领域技术人员所已知的技术而去除掉光刻胶层42。
另一个光刻胶层(未显示)形成在硬掩模36的剩余部分之上并且填充了开孔50和52。将光刻胶层图形化以形成暴露出蚀刻终止层32的一部分的开孔(未显示)，该蚀刻终止层32在填充有光刻胶的开孔52的下面。蚀刻终止层32的暴露部分和在蚀刻终止层32所暴露部分下面的绝缘层30的部分利用反应离子蚀刻而蚀刻，以形成具有侧壁57的内部开孔54，该内部开孔54暴露出蚀刻终止层28的一部分。因此，反应离子蚀刻终止在蚀刻终止层28之上，由此暴露出蚀刻终止层28的部分。光刻胶层被去除掉。
蚀刻终止层28和32的暴露部分利用反应离子蚀刻而被蚀刻掉，以暴露出绝缘层30的部分和金属层22的部分。优选地，在暴露绝缘层30之前去除光刻胶层，因为可能构成绝缘层30的低κ介电材料对于光刻胶去除过程是敏感的，并且可能被它们损害。
开孔50结合层膜30、32、34和36形成单镶嵌结构，而开孔52和54结合层膜28、30、32、34和36形成双镶嵌结构。当用诸如开孔50的开孔来电连结垂直间隔开的互连层时，它通常被称为通孔或互连通孔，而当用诸如开孔52的开孔来水平安排导电线或互连的线路(routeelectrically conductive lines or interconnects)时，它通常被称为沟槽或互连沟槽。
现在参照图3，厚度在大约5和大约65之间变化的阻挡层60形成在硬掩模36之上和开孔50、52及54(显示在图2中)之内。阻挡层60是包括保形的保护层62和保形的覆盖层64的多层结构。换言之，保护层62协同覆盖层64以形成阻挡层60。保护层62负责防止诸如层22的传导层的腐蚀，而覆盖层64负责延缓电子迁移。因此，保护层62也被称为腐蚀抑制层或延缓层(corrosion inhibition or retardationlayer)，而覆盖层64也被称为电子迁移抵抗层或延缓层(electromigrationresistant or retardation layer)。
保护层62是在原子层沉积(ALD)过程中通过用非卤化物基的前体来保形地沉积导电材料而形成的。作为例子，保护层62的材料是金属氮化物。用于保护层62的适当的金属氮化物材料包括氮化钽、氮化钨和氮化钛。另外，保护层62可以用掺杂有碳或硅的金属氮化物而形成。例如，保护层62可以是掺杂硅的氮化钽(TaSiN)、掺杂碳的氮化钽(TaCN)、掺杂硅的氮化钨(WSiN)、掺杂碳的氮化钨(WCN)、掺杂硅的氮化钛(TiSiN)、掺杂碳的氮化钛(TiCN)等。使用原子层沉积的优点在于它能够利用非卤化物基的前体，诸如有机金属前体，来生成高度致密的薄保形层或膜。在其它材料中，适当的有机金属前体的例子包括五(二乙基酰氨基)钽(pentakis(diethylamido)tantalum，PDEAT)、第三丁基亚氨基三(二乙基氨基)钽(t-butylimino tris(diethylamino)tantalum，TBTDET)、乙基亚氨基三(二乙基氨基)钽(ethyliminotris(diethylamino)tantalum，EITDET-c)、五(乙基甲基酰氨基)钽(pentakis(ethylmethylamido)tantalum，PEMAT)、三二甲基胺钛酸盐(tridimethylamine titanate，TDMAT)、四(二乙基氨基)钛(tetrakis(diethlyamino)titanium，TDEAT)、(三甲基乙烯基甲硅烷基)六氟乙酰基丙酮化铜I)((trimethylvinylsilyl)hexafluoroacetylacetonato copperI)或六(一氧化碳)钨(tungsten hexacarbon-monoxide，W(CO)6)。该非卤化物基的前体并不形成诸如五氯化钽(tantalum pentachloride)或五氟化钽(tantalum pentafluoride)的副产品，五氯化钽或五氟化钽会腐蚀诸如铜的金属。再者，利用这些前体所形成的保形层是充分致密的，以致于它们仅需要数埃厚，例如，3至10，即可覆盖或保护任何下面的金属层。因为保护层可以如此薄，所以依据本发明所制备的、包括阻挡层和例如铜的体(bulk)导电材料的互连层具有非常低的电阻。优选地，保护层62具有在大约5和大约60之间变化的厚度。
覆盖层64是通过利用ALD过程来保形地沉积导电材料而形成的。用于覆盖层64的适当材料包括钽、钨、钛、难熔金属等。作为例子，覆盖层64是利用具有还原剂的ALD过程而形成的钽膜，其中钽由五氯化钽(TaCl5)或五氟化钽(TaF5)而衍生得到，还原剂是氢(H2)等离子体或氨(NH3)等离子体。覆盖层64具有在大约1和大约10之间变化的厚度。覆盖层64提供了与诸如铜的后续所沉积的金属膜高度可靠的界面，并且提高了电子迁移的阻力。
导电材料的膜或层66形成在覆盖层64之上并且填充了开孔50、52和54，由此形成填充有金属的、衬有阻挡层的开孔。作为例子，层66是电镀在覆盖层64之上的铜。在覆盖层上电镀铜的技术对于本领域技术人员而言是已知的。或者，层66可以是铝或银。
现在参照图4，铜膜66利用例如对于硬掩模36具有高选择性的化学机械抛光(Chemical Mechanical Polishing，CMP)技术而平坦化。因此，平坦化终止在硬掩模36之上。在平坦化之后，铜膜66的部分68仍保留在开孔50内，并且铜膜66的部分70仍保留在开孔52和54内，该开孔示于图2中。如本领域技术人员所了解的，化学机械抛光也被称为化学机械平坦化。用于平坦化铜膜66的方法并不是本发明的限制。其它适当的平坦化技术包括电解抛光、电化学抛光、化学抛光和化学增强平坦化。
可选择地，钝化层或保护层(未显示)可形成在部分68和70之上并形成在硬掩模36之上。
至此，应该可以了解，本发明提供了具有金属化系统的半导体组件，该金属化系统包括在下面的结构和导电材料之间的保形的多层阻挡层结构。该保形的多层阻挡层结构包括配置在保护层之上的覆盖层。多层阻挡层结构的保护层和覆盖层是利用原子层沉积而形成的，该原子层沉积允许形成薄的保形层。再者，保护层是利用前体而形成的，该前体并不产生可能腐蚀诸如铜的金属的副产品。原子层沉积过程形成薄保形层，该薄保形层保护了间隙或下面材料。因此，保护层防止了下面的任何层膜的金属污染。对于铜互连的形成，这是尤为重要的。此外，连续保护层的形成确保了例如铜对于半导体组件的强键合或强附着。覆盖层延缓或减少了半导体组件内的电子迁移。覆盖层可以利用卤化物基的前体而形成，因为保护层会防止副产品将保护层下面的任何材料腐蚀或凹陷(pitting)。因为多层阻挡层结构是薄的，即，小于大约65，所以大部分的互连包括诸如铜的导电材料，而铜具有低电阻率并且是非常优良的热导体。本方法适合于与诸如单镶嵌过程或双镶嵌过程的半导体加工技术集成起来。依据本发明所制备的金属化系统的另一个优点在于，在半导体组件制备过程中实施具有成本效益。
虽然在此公开了某些优选的实施例和方法，但是，对于本领域技术人员而言从前述公开显而易见的是，可以变化和修改这样的实施例和方法，而并不背离本发明的精神和范围。本发明意在仅由附加的权利要求书和适用法律的规则及原则所要求的范围所限定。
权利要求
1.一种用于制备半导体组件(10)的方法，包括提供具有主表面(16)的半导体基片(12)；在所述主表面(16)之上提供互连层；在所述互连层之上形成介电材料(30，34)；在所述介电材料(30，34)之内形成开孔(50，52，54)，所述开孔具有侧壁(55，56，57)；在所述开孔(50，52，54)之内形成多层阻挡层(60)以形成衬有阻挡层的开孔，所述多层阻挡层(60)包括第一层(62)和第二层(64)导电材料，所述第二层(64)导电材料配置在所述第一层(62)导电材料之上；以及用导电材料(66)填充所述衬有阻挡层的开孔。
2.如权利要求1所述的方法，其中，形成所述多层阻挡层(60)包括利用原子层沉积在所述开孔内形成所述第一层(62)导电材料，所述第一层(62)导电材料具有在大约5和大约60之间变化的厚度。
3.如权利要求2所述的方法，其中，形成所述第一层(62)导电材料包括使用有机金属前体，所述有机金属前体选自于由五(二乙基酰氨基)钽(PDEAT)、第三丁基亚氨基三(二乙基氨基)钽(TBTDET)、乙基亚氨基三(二乙基氨基)钽(EITDET-c)、五(乙基甲基酰氨基)钽(PEMAT)、三二甲基胺钛酸盐(TDMAT)、四(二乙基氨基)钛(TDEAT)、(三甲基乙烯基甲硅烷基)六氟乙酰基丙酮化铜I和六(一氧化碳)钨(W(CO)6)所构成的前体组。
4.如权利要求2所述的方法，其中，形成所述多层阻挡层(60)进一步包括利用原子层沉积在所述第一层(62)导电材料之上形成所述第二层(64)导电材料。
5.如权利要求4所述的方法，其中，形成所述第二层(64)导电材料包括从五氯化钽(TaCl5)或五氟化钽(TaF5)之一而衍生钽。
6.一种用于减少半导体组件(10)内的电子迁移的方法，包括在较低的导电层之上提供镶嵌结构，所述镶嵌结构包括具有主表面的介电材料(30，34)和延伸至所述介电材料(30，34)内的开孔(50，52，54)；用第一层(62)导电材料来给所述开孔(50，52，54)和所述主表面的一部分铺设衬底，以形成衬有阻挡层的开孔；用第二层(64)导电材料来给所述第一层(62)导电材料铺设衬底，所述第一层(62)和第二层(64)导电材料协同形成多层阻挡层膜(60)；以及在所述多层阻挡层膜(60)之上配置金属(66)。
7.如权利要求6所述的方法，其中，给所述开孔(50，52，54)和主表面的所述部分铺设衬底包括利用原子层沉积来形成所述第一层(62)导电材料。
8.如权利要求7所述的方法，其中，形成所述第一层(62)导电材料包括使用有机金属前体，所述有机金属前体选自于由五(二乙基酰氨基)钽(PDEAT)、第三丁基亚氨基三(二乙基氨基)钽(TBTDET)、乙基亚氨基三(二乙基氨基)钽(EITDET-c)、五(乙基甲基酰氨基)钽(PEMAT)、三二甲基胺钛酸盐(TDMAT)、四(二乙基氨基)钛(TDEAT)、(三甲基乙烯基甲硅烷基)六氟乙酰基丙酮化铜I和六(一氧化碳)钨(W(CO)6)所构成的前体组。
9.一种半导体组件(10)，包括在较低的导电层之上的镶嵌结构，所述镶嵌结构包括具有主表面的介电材料(30，34)和延伸至所述介电材料(30，34)内的开孔(50，52，54)；给所述开孔(50，52，54)和所述主表面的一部分铺设衬底的多层阻挡层(60)，所述多层阻挡层(60)包括第一层(62)和第二层(64)导电材料，所述第二层(64)导电材料配置在所述第一层(62)导电材料之上；和配置在所述开孔(50，52，54)内的所述多层阻挡层(60)之上的导电材料(66)。
10.如权利要求9所述的半导体组件，其中，所述多层阻挡层(60)包括给所述开孔(50，52，54)和主表面的所述部分铺设衬底的第一层(62)导电材料，所述第一层(62)导电材料包括金属氮化物；和配置在所述第一层(62)导电材料之上的第二层(64)导电材料，所述第二层(64)导电材料包括难熔金属，并且其中，所述多层阻挡层(60)具有在大约5和大约65之间变化的厚度。
全文摘要
本发明公开了一种具有金属化系统的半导体组件(10)以及用于制备该半导体组件(10)的方法，该金属化系统包含薄的保形的多层阻挡层结构(60)。介电材料层(30，34)形成在较低层的互连之上。硬掩模(36)形成在介电层(30，34)之上，并且开孔(50，52，54)穿过硬掩模(36)而蚀刻到介电层(30，34)内。利用原子层沉积，开孔(50，52，54)衬有薄的保形的多层阻挡层(60)。衬有多层阻挡层的开孔填充有被平坦化的导电材料(66)。
文档编号H01L21/70GK1759479SQ200480006250
公开日2006年4月12日 申请日期2004年3月2日 优先权日2003年3月7日
发明者P－C·C·王, R·J·黄 申请人:先进微装置公司