专利名称：超薄SOI/SGOI衬底上的超高速Si/SiGe调制掺杂场效应晶体管的制作方法
技术领域：
本发明一般涉及到硅和硅锗基半导体晶体管器件，更具体地说是涉及到一种包括生长的外延场效应晶体管结构的器件设计，能够超高速、低噪声用于包括RF、微波、亚毫米波、以及毫米波的各种通信用途。这种外延场效应晶体管结构优选包括组合硅和硅锗层的高迁移率应变n沟道晶体管的临界器件按比例缩小以及层结构设计，用以在超薄的SOI或SGOI衬底上形成最佳调制掺杂的异质结构，以便达到200GHz以上的fmax。
背景技术：
调制掺杂张应变硅量子阱中显著的电子迁移率提高(亦即3-5倍于体硅)的诱惑力已经引发了有关Si/SiGe n沟道调制掺杂场效应晶体管(MODFET)的历史悠久的器件开发。随后已经显示出，与SiGe异质结双极晶体管(HBT)相比，SiGe MODFET消耗更低的功率，并具有更低的噪声特性。同样，当与RF体硅CMOS器件相比时，SiGeMODFET仍然具有更低的噪声特性以及更高的最高振荡频率(fmax)。因此，Si/SiGe MODFET正变成越来越受到注意的高速、低噪声、低功耗通信应用的器件，在这些器件中，要求成本低并与CMOS逻辑技术兼容，而且，这些要求常常是至关重要的。新近，具有0.2-0.5微米范围的长沟道长度的n沟道MODFET已经显示出令人鼓舞的器件性能。
典型地说，Si/SiGe MODFET器件具有不掺杂的、张应变的硅(nFET)或压应变的SiGe(pFET)量子阱沟道，从而除了提供载流子限制之外，诱发的应变还被用来提高载流子在沟道中的迁移率。调制掺杂的协合借助于降低来自掺杂剂的离化散射而进一步改善了沟道中的载流子迁移率，并进一步降低了埋置沟道中的表面粗糙度散射。对于生长在弛豫的Si0.7Ge0.3缓冲层上的张应变硅沟道中的电子迁移率，已经达到了2800cm2/Vs的创记录地高的室温迁移率。相反，已经在生长于Si0.35Ge0.65缓冲层上的纯锗沟道中得到了1750cm2/Vs的非常高的空穴迁移率[R.Hammond，et al.，DRC，1999]。已经得到的应变硅nMODFET的最高fT是90GHz[M.Zeuner，2002]，而最高fmax是190GHz[Koester，et al.，待发表]。迄今，未曾利用Si/SiGe MODFET达到过200GHz的fT或fmax。
如本发明人进行的模拟研究所述，为了得到更高的速度，MODFET必须延垂直尺度和水平(或横向)尺度被恰当地按比例缩小。但由于1)水平按比例缩小使源和漏更靠近，因而与CMOS情况那样，短沟道效应和体穿通成为妨碍横向按比例缩小的主要障碍；2)层结构的垂直按比例缩小被证实是极困难的，故MODFET的按比例缩小被证实比CMOS按比例缩小更加复杂。横向按比例缩小无法单独保持性能的按比例变更。但如Annual Review of Materials Science，vol.30，2000，pp.348-355所述，特别是由于典型地掺有磷的n+供给层的按比例缩小和陡度，为减小量子阱的深度(dQW)而进行的MODFET结构的垂直按比例缩小是相当复杂的。图6示出了G1(形成)层结构的磷(P)掺杂分布的曲线200以及与CVD生长系统中磷掺杂相关的稳态P掺杂201问题和瞬时P掺杂问题202。
提供一种在MODFET器件结构的制造中克服横向和垂直按比例缩小挑战的MODFET器件结构的按比例缩小技术，将是非常可取的。
在其内容和公开于此处被列为参考的2003年3月15日提交的J.Chu等人的题为“Dual Strain State SiGe Layer forMicroelectronics”的共同拥有的共同在案美国专利申请10/389145中，已经进一步显示出厚的绝缘体上硅锗(SGOI)衬底上的MODFET的行为相似于体衬底上的MODFET。共同在案美国专利申请10/389145具体地描述了SGOI衬底上的一种普通的MODFET层结构，没有详细说明用于高性能的临界层结构。
提供一种建立在超薄绝缘体上硅锗(SGOI)衬底上的按比例缩小的MODFET器件结构，其中的MODFET器件结构显示出超高速度器件性能(例如fT和fmax大于300GHz)，且具有更好的噪声指标、可接受的电压增益、以及良好的关断特性，将是更为非常可取的。
发明内容
本发明的目标是一种显示出大幅度改进了的RF性能的恰当地按比例缩小的制作在薄SGOI/SOI衬底上的高电子迁移率n沟道MODFET器件。
本发明的目标是一种MODFET器件和制造方法，论述了现有技术的限制，并使nMODFET层结构和源/漏结的垂直按比例缩小以及器件结构的横向按比例缩小达到了前所未有的程度，得到了具有可接受的电压增益和良好关断特性的显示出超高速性能(亦即fT和fmax大于300GHz)的器件。
在本发明的制造MODFET器件的方法中，MODFET器件被建立在超薄的绝缘体上硅锗(SGOI)衬底上，使本体中载流子完全耗尽。由于短沟道效应被抑制，故可以降低输出电导(gd)。因此，显著地改善了DC电压增益(gm/gd)、线性、以及fmax。此外，由于SiGe的热导率低，超薄SiGe缓冲层的提供还减小了自身发热，降低了驱动电流。与体MODFET相比，完全耗尽的SGOI MODFET显示出更好的噪声指标和更低的软错误率。本发明的外延场效应晶体管结构优选包括组合硅和硅锗层的高迁移率应变n沟道晶体管的临界器件按比例缩小和层结构设计，用以在超薄SOI或SGOI衬底上形成最佳的调制掺杂异质结构，以便得到大于300GHz的fmax。
如研究所显示的能够用生长速率来控制磷的掺入速率(见前述Annual Review of Materials Science，vol.30，2000，pp.348-355)那样，本发明的进一步目的是提供一种得到具有陡峭P掺杂的薄的SiGe外延层的新颖的MODFET器件结构方法。在此目的中，一种新颖的低温生长技术被用来得到陡峭的磷掺杂分布，以便适应和配合超高速性能所要求的MODFET层结构的恰当垂直按比例缩小或设计。
为了防止制造工艺中磷的扩散，可以以其内容和公开在此处被列为参考的题为“Epitaxial and Polycrystalline Growth of Si1-x-yGexCyand Si1-yCyAlloy Layers on Si by UHV-CVD”的共同拥有的共同在案美国专利申请09/838892(案号为YOR920010308US1)所述的方式，在SiGe供给层的外延生长过程中组合少量的碳。
本发明的另一目标是一种也具有非常高的RF性能的恰当地按比例缩小和制作在薄的SGOI/SOI衬底上的高空穴迁移率p沟道MODFET。
从下列描述、所附权利要求、以及附图，将更好地理解本发明的装置和方法的其他特点、情况、以及优点，在这些附图中图1(a)-1(e)是示意剖面图，示出了根据本发明恰当地按比例缩放的薄SGOI衬底上的本发明的Si/SiGe n型MODFET结构(G1-G4)；图1(f)示出了薄SGOI衬底上的Si/SiGe p型MODFET结构；图2示出了图1(a)-1(f)中各个器件的模拟Id-Vgs曲线(Lgs＝Lg＝Lgd＝50nm)；图3示出了图1(a)-1(f)中G4器件的模拟Id-Vds曲线；图4示出了图1(a)-1(f)中G4器件的模拟gm-Vgs曲线；图5示出了图1(a)-1(f)中G4器件的模拟fT和fmax-Vgs曲线；图6示出了G1(形成)层结构的磷(P)掺杂分布以及G1层结构中显示出的稳态和瞬时P掺杂的SIMS剖面；图7示出了显示根据本发明的稳态P浓度对生长UHV CVD系统的曲线160；图8示出了根据本发明的用来校准SiGe(锗含量为30％)的生长速率降低170的方法；图9示出了表明稳态P浓度与降低了的生长速率的函数关系的示例曲线；图10示出了瞬时P结合(incorporation)的分布与降低了的生长速率的函数关系；图11示出了G2层结构中显示出的磷掺杂与锗浓度的SIMS剖面；图12示出了G3层结构中显示出的磷掺杂与锗浓度的SIMS剖面；图13示出了对应于图6所示SIMS剖面的体衬底上G1层结构的XTEM；图14示出了对应于图11所示SIMS剖面的体衬底上G2层结构的XTEM；图15示出了具有薄的再生长层的SGOI衬底上G3层结构的XTEM；图16示出了SGOI衬底上G2层结构的XTEM；图17示出了dQW＝25nm而Lg＝250nm的G1器件的实测fT-Vgs以及dQW＝15nm而Lg＝70nm的G2器件的实测fT-Vgs。
具体实施例方式
图1(a)-1(e)是示意剖面图，示出了根据本发明恰当地按比例缩小的薄绝缘体上硅锗(SGOI)衬底上的本发明的Si/SiGe n型MODFET结构(形成G1-G4器件)。图1(f)示出了根据本发明恰当地按比例缩小的薄SGOI衬底上的Si/SiGe p型MODFET结构。
图1(a)确切地示出了根据第一实施方案的一种MODFET器件。如图1(a)所示，示出了一种顶部掺杂的nMODFET器件10，它包含硅衬底层5；厚度范围可以直至200nm且包含硅的氧化物、氮化物、氮氧化物的形成在衬底5顶部上的埋置的介质层8；形成在n+型掺杂的源区11与漏区12之间的沟道区25；以及包括将栅导体18分隔于沟道25的栅介质层22的栅结构20。如图所示，栅介质层可以包含硅的氧化物、氮化物、氮氧化物、以及单独的Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它们的组合。重要的是根据本发明实现的包括漏、源、栅、以及沟道区的器件尺度已经按比例缩小。
图1(a)中器件10的沟道区25的组成如下具有p型掺杂剂的弛豫的SiGe层30被提供在锗含量范围为30-50％且厚度范围为20-30nm的埋置介质层8上。利用离子注入或原位掺杂方法使p型掺杂浓度的范围为每立方厘米1×1014-5×1017。此弛豫的SiGe层可以被预先掺杂成每立方厘米1×1014-5×1017的浓度水平。优选根据UHVCVD技术来生长弛豫的SiGe层以及包含沟道25的其它层，但也可以采用诸如MBE、RTCVD、LPCVD工艺之类的其它技术。然后在弛豫的SiGe层30顶部上外延生长5％的SiGe籽层31(Si0.95Ge0.05)，并在所形成的SiGe籽层31的顶部上形成本征Si1-xGex再生长的缓冲层32。外延生长的SiGe籽层的厚度范围为0-5nm，而本征SiGe再生长的缓冲层32的厚度范围为20-30nm，并具有范围为10-40％的锗含量“x”。然后在SiGe缓冲层32顶部上生长外延的张应变硅层33，使其厚度范围为5-7nm。然后在应变硅层顶部上形成外延Si1-yGey间隔层34，使其厚度范围为3-5nm，并具有范围为30-40％的锗含量“y”。然后，在间隔层顶部上生长Si1-zGez供给层35，使其厚度范围为2-8nm，并具有范围为每立方厘米2×1018-5×1019的n型掺杂浓度和范围为35-50％的锗含量“z”。可以在425-550℃的温度范围内，来生长Si1-zGez供给层，并单独使用磷化氢气体或与包括但不局限于H2、He、Ne、Ar、Kr、Xe、N2的一种或多种元素混合的磷化氢气体作为掺杂剂前体，对Si1-zGez供给层进行原位掺杂。磷化氢气体掺杂剂前体的流速优选是线性攀升或渐变分布，使所述原位掺杂得以进行而不中断外延生长工艺。也可以采用诸如AsH3或SbH3之类的前体。如此处所述，为了防止制造工艺中磷的扩散，可以在SiGe供给层34的外延生长过程中组合少量的碳，例如碳含量约为0.1-2％，优选约为1-1.5％的SiGeC层。最后，在供给层35顶部上生长外延的张应变硅帽层36，使其厚度范围为0-3nm并具有范围为每立方厘米5×1017-5×1019的n型掺杂浓度。
为了形成图1(a)的晶体管器件，栅介质层22被形成在应变硅帽层的顶部上，并具有范围为0-1nm的等效氧化物厚度。栅导体18可以具有形成在栅介质层22顶部上的T栅几何形状、矩形几何形状、或多指几何形状，并可以包含单独的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它们的组合，长度范围为30-100nm。所形成的漏区12具有大于每立方厘米5×1019的n型掺杂浓度；且所形成的源区11具有大于每立方厘米5×1019的n型掺杂浓度。栅导体18与漏区或源区之间的距离的范围约为20-100nm。虽然未示出，但此器件还包含环绕栅电极20的钝化层，此钝化层具有范围为1-4的介电常数。如图1(a)所示，所形成的nMODFET的量子阱深度dQW包括本征SiGe 34的间隔层、n+型掺杂的SiGe 35的层、以及n+型掺杂的硅帽层36的层，根据图1(a)所示的尺度，深度总共约为10nm。
在一个变通实施方案中，可以省略图1(a)的籽层31。图1(b)示出了与图1(a)的顶部掺杂nMODFET完全相同但不包括籽层的高电子迁移率器件40。图1(c)示出了本发明的第二实施方案，描绘了一种底部掺杂的高电子迁移率nMODFET器件50。如图1(c)所示，器件50包括硅衬底层5；包含例如硅的氧化物、氮化物、氮氧化物的形成在衬底5顶部上的埋置的介质层8；形成在n+掺杂的源区11与漏区12之间的沟道区55；以及栅结构20。沟道结构55包括厚度范围为10-50nm的绝缘体8上的弛豫SiGe层60；生长在SiGe层60顶部上且厚度范围为0-5nm的外延Si0.95Ge0.05籽层61；生长在籽层顶部上、厚度范围为2-8nm、且n型掺杂浓度范围为每立方厘米1×1018-5×1019的外延Si1-zGez供给层62；生长在供给层顶部上且厚度范围为3-5nm的外延Si1-yGey间隔层63；生长在间隔层顶部上且厚度范围为3-10nm的外延张应变硅沟道层64；生长在应变硅层顶部上且厚度范围为1-2nm的外延Si1-yGey间隔层65；以及生长在间隔层顶部上且厚度范围为0-2nm的外延张应变硅帽层66。如在第一实施方案中那样，可以在SiGe供给层61的外延生长过程中组合少量的碳，例如碳含量约为0.1-2％，优选约为1-1.5％的SiGeC层。而且，对于图1(c)的第二实施方案，所有的栅导体几何形状和到各个源/漏区的距离、源/漏区的掺杂剂浓度、以及栅导体金属和栅介质的组成，都与第一实施方案(图1(a))相同。如图1(c)所示，所形成的nMODFET的量子阱深度dQW包括n+型掺杂的硅帽层66的层，深度总共约为2nm。
在图1(c)的结构50的一个变通实施方案中，可以省略籽层。于是，得到的结构是完全相同于图1(c)的底部掺杂nMOSFET但不包括籽层的高电子迁移率器件。在此变通实施方案中，SGOI衬底包含锗含量范围为30-40％且厚度范围为20-30nm的绝缘体上的弛豫硅锗层；生长在弛豫硅锗层顶部上、厚度范围为2.5-8nm、n型掺杂浓度“z”范围为每立方厘米2×1018-2×1019、且锗含量范围为35-50％的外延Si1-zGez供给层；生长在供给层顶部上、厚度范围为3-5nm、且锗含量“y”范围为30-40％的外延Si1-yGey间隔层；生长在间隔层顶部上、厚度范围为5-7nm、且掺杂浓度小于每立方厘米1×1016的外延张应变硅沟道层；生长在硅沟道层顶部上、厚度范围为1-2nm、且锗含量范围为30-40％的外延Si1-yGey间隔层；以及生长在间隔层顶部上且厚度范围为0-2nm的外延张应变硅帽层66。利用图1(c)所示和所述的漏区、源区、以及栅导体区，就完成了一种晶体管器件。
图1(d)示出了本发明的第三实施方案，描绘了一种底部掺杂且包括掺杂的转移层的高电子迁移率nMODFET器件70。如图1(d)所示，器件70包括SGOI衬底，它包含用离子注入或原位掺杂方法形成的厚度范围为2-8nm且n型掺杂浓度范围为每立方厘米1×1018-5×1019的Si1-zGez供给层71；生长在供给层顶部上且厚度范围为3-5nm的外延Si1-yGey间隔层72；生长在间隔层72顶部上且厚度范围为3-10nm的外延张应变硅沟道层73；生长在应变硅层73顶部上且厚度范围为1-2nm的外延Si1-yGey间隔层74；以及生长在间隔层顶部上且厚度范围为0-2nm的外延张应变硅帽层75。掺杂的转移Si1-zGez供给层71优选具有锗含量z＝x+a，其中“a”的范围约为0-30％，x的范围为30-50％，并可以用晶片键合和智能切割工艺来形成。作为变通，可以在形成SGOI衬底中的层转移之前，将Si1-zGez供给层预先掺杂成每立方厘米1×1018-5×1019原子的浓度水平。此掺杂的转移Si1-zGez供给层还可以包含Si1-m-nGemCn层，其中m＝x+b，且“b”的范围为0-30％，“n”的范围为0.1-2％。Si1-yGey间隔层72和74包括锗含量y＝x+c，其中“c”的范围为0-20％。而且，对于图1(d)的第三实施方案，所有的栅导体几何形状和到各个源/漏区的距离、源/漏区的掺杂剂浓度、以及栅导体金属和栅介质的组成和厚度，都如第一实施方案(图1(a))所述。如图1(d)所示，所形成的nMODFET的量子阱深度dQW包括n+型掺杂的硅帽层75的层和间隔层74，深度小于大约4nm。
图1(e)示出了本发明的第四实施方案，描绘了一种底部和顶部都掺杂且包括SiGe再生长缓冲层的高电子迁移率nMODFET器件80。如图1(e)所示，nMODFET器件80包括SGOI衬底，它具有厚度范围为10-50nm、n型掺杂浓度范围为每立方厘米1×1017-5×1019、且锗含量范围为30-50％的绝缘体8上弛豫SiGe层81；生长在SiGe层81顶部上、厚度范围为10-50nm、用作底部间隔层、且包括范围为10-35％的锗含量“x”的Si1-xGex再生长缓冲层82；生长在再生长的缓冲层顶部上且厚度范围为3-10nm的外延张应变硅层83；生长在应变硅层83顶部上且厚度范围为3-5nm的外延Si1-yGey间隔层84；生长在间隔层84顶部上、厚度范围为2-8nm、且n型掺杂浓度范围为每立方厘米1×1018-5×1019的外延Si1-zGez供给层85；以及生长在供给层85顶部上、厚度范围为0-3nm、且n型掺杂浓度范围为每立方厘米5×1017-5×1019的外延张应变硅帽层86。Si1-yGey间隔层84包括锗含量y＝x+a，其中“a”的范围为0-20％，且Si1-zGez供给层包括锗含量z＝x+b，其中“b”的范围为0-30％。如在其它实施方案中那样，Si1-zGez供给层包含Si1-m-nGemCn层，其中m＝x+c，且“c”的范围为0-20％，“n”的范围为0.1-2％。而且，对于图1(e)的第四实施方案，所有的栅导体几何形状和到各个源/漏区的距离、源/漏区的掺杂剂浓度、以及栅导体金属和栅介质的组成和厚度，都如第一实施方案(图1(a))所述。如图1(e)所示，所形成的nMODFET的量子阱深度dQW包括n+型掺杂的硅帽层86的层、外延Si1-zGez供给层85、以及间隔层84，总深度小于或等于大约16nm。
图1(f)示出了本发明的第五实施方案，描绘了一种底部掺杂且包括掺杂的转移层的高空穴迁移率MODFET器件90。如图1(f)所示，此pMODFET器件90包括SGOI(绝缘体8上的SiGe层91)衬底，它具有厚度范围为5-25nm、离子注入或原位p型掺杂浓度范围为每立方厘米1×1018-5×1019、用作供给层的弛豫外延Si1-jGej供给层。作为变通，可以在形成SGOI衬底中的层转移之前，将弛豫Si1-jGej层预先p型掺杂成每立方厘米1×1018-5×1019硼原子的浓度水平；生长在所述供给层91顶部上且厚度范围为3-7nm的外延Si1-kGek间隔层92；生长在间隔层顶部上且厚度范围为5-20nm的外延压应变的Si1-mGem沟道层93；以及生长在应变Si1-mGem沟道层顶部上且厚度范围为2-10nm的外延应变Si1-nGen帽层94。在高空穴迁移率层半导体结构90中，Si1-jGej供给层91包括范围为30-70％的锗含量“j”。Si1-kGek间隔层92包括范围为30-70％的锗含量“k”，Si1-mGem沟道层93包括范围为60-100％的锗含量“m”，且应变Si1-nGen帽层94包括范围为0-30％的锗含量“n”。
为了形成图1(f)的pMODFET，栅介质层95被形成在应变硅帽层94顶部上，并具有范围为0-1nm的等效氧化物厚度。栅导体18可以具有形成在栅介质层95顶部上的T栅几何形状、矩形几何形状、或多指几何形状，并可以包含单独的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它们的组合，长度范围为30-100nm。形成的漏区97的p型掺杂浓度大于每立方厘米5×1019；且形成的源区96的p型掺杂浓度大于每立方厘米5×1019。栅导体18与漏区或源区之间的距离约为20-100nm。虽然未示出，但此器件还可以包含环绕栅电极20的钝化层，此钝化层的介电常数范围为1-4。如图1(f)所示，所形成的pMODFET 90的量子阱深度dQW包括范围约为2-10nm的硅锗帽层94。
在400-600℃范围，优选为500-550℃的生长温度条件以及1-20毫托的压力下，用UHVCVD方法生长了具有不同层结构和设计的包含图1(a)-1(e)所示实施方案的各种成品器件。
图17示出了器件按比例缩小(亦即G1和G2器件)的性能(实测fT-Vgs)曲线100。例如，图17示出了dQW＝25nm而Lg＝250nm的G1器件的fT曲线，与dQW＝15nm而Lg＝70nm的G2器件的进行比较。如所示，为了进一步改善性能，如图17所示G2例子那样，必须沿水平和垂直二个尺度进一步按比例缩小器件。
图2-5示出了图1(a)-1(f)的各个恰当地按比例缩小的器件的模拟器件特性。图2示出了图1的G4器件的模拟Id-Vgs曲线105，其中，Lgs＝Lg＝Lgd＝50nm。图3示出了图1的G4器件的模拟Id-Vds曲线110，而图4示出了图1中G4器件的模拟gm-Vgs曲线120(Lgs＝Lg＝Lgd＝50nm)。如图5所示，示出了图1中器件的模拟fT和fmax-Vgs曲线130，其中，根据器件模拟，能够得到fT＝230GHz和fmax＝370GHz。
如上所述，已经实验发现，能够利用UHV CVD系统中的锗含量及其相关的生长速率来控制磷(P)掺杂。图7示出了曲线160，显示了UHV CVD系统中稳态P浓度161对生长速率162的关系。
如图7的稳态P浓度对生长速率的曲线所示，确切地说，曲线165所示的P掺杂的瞬时结合受到SiGe膜中锗含量167的控制。同样，稳态P浓度受到SiGe膜的相关生长速率的控制。达致陡峭P分布的关键工艺是采用高的锗含量但降低了的生长速率，这是困难的，因为众所周知，高的锗含量与提高的或高的生长速率相关。
图8示出了例如具有呈现如图所示连续变小的峰值171、172的Ge浓度分布的SiGe(Ge含量为30％)的生长速率校准曲线。利用添加了PH3的相同的校准曲线，图9示出了提高了的稳态P浓度175与曲线174所示降低了的SiGe生长速率的函数关系。同样，如图10中表明瞬时P结合与降低了的生长速率的关系曲线所示，对于更高的锗含量177，如图10中分布曲线178所示，瞬时P结合速率也被提高。
利用降低了的(15sccm/17sccm)SiH4对GeH4气流组合，正如图6所示的二次离子质谱(SIMS)剖面201和202所示，已经得到了G1掺杂分布。图13示出了相应的剖面透射电子显微照片(XTEM)。
利用更低的(10/17)的SiH4对GeH4气流组合，如图11所示的SIMS剖面P掺杂和Ge浓度分布所示，已经得到了G2掺杂分布。图14示出了相应的XTEM。
利用甚至更低的(8/17)的SiH4对GeH4气流组合，如图12所示的SIMS剖面P掺杂和Ge浓度分布所示，已经得到了G3掺杂分布。图15示出了相应的XTEM。图15具体示出了具有50nm转移SiGe层的SGOI衬底上的G3层结构的XTEM，其中，为了尽量降低碳和氧在再生长界面处的影响，转移的SiGe上的再生长SiGe层很厚(例如约为134.1nm)。但为了在薄的SGOI上制作MODFET，一个任务是使再生长的SiGe层尽可能薄。如此处列为参考的共同在案的美国专利申请10/389145所述，已经开发了一种采用5％SiGe籽层的生长工艺。
图16示出了具有73nm厚转移的SiGe层的SGOI衬底上的具有薄再生长SiGe层(例如大约19.7nm)是为SGOI衬底上的G2层结构的XTEM。如共同在案的美国专利申请10/389145所述，以能够用晶片键合和减薄工艺形成的薄的SGOI衬底开始，是有利的。
虽然用其所示的优选实施方案已经具体地描述了本发明，但本技术领域熟练人员可以理解的是，可以在其中作出形式和内容方面的上述和其它的改变而不偏离本发明的构思与范围，本发明的构思与范围仅仅受所附权利要求的范围的限制。
权利要求
1.一种高电子迁移率层半导体结构，它包括SGOI衬底，它包括锗含量范围为30-40％、厚度范围为20-30nm、且p型掺杂浓度范围为每立方厘米1×1014-5×1017的绝缘体上硅锗层；生长在所述硅锗层顶部上的厚度范围为0-5nm的外延Si0.95Ge0.05籽层；生长在所述籽层顶部上、厚度范围为20-30nm、且锗含量x范围为10-40％的再生长的Si1-xGex缓冲层；生长在所述缓冲层顶部上且厚度范围为5-7nm的外延张应变的硅层；生长在所述应变硅层顶部上、厚度范围为3-5nm、且锗含量y范围为30-40％的外延Si1-yGey间隔层；生长在所述间隔层顶部上、厚度范围为2-8nm、n型掺杂浓度范围为每立方厘米2×1018-2×1019、且锗含量范围为35-50％的外延Si1-zGez供给层；以及生长在所述供给层顶部上、厚度范围为0-3nm、且n型掺杂浓度范围为每立方厘米5×1017-5×1019的外延张应变的硅帽层。
2.权利要求1所述的高电子迁移率层半导体结构，其中，所述Si1-yGey间隔层包含锗含量y＝x+a，其中“a”的范围为0-20％。
3.权利要求1所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层包含锗含量z＝x+b，其中“b”的范围为0-30％。
4.权利要求1所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层包括Si1-m-nGemCn层，其中m＝x+c，且“c”的范围为0-20％，“n”的范围为0.1-2％。
5.权利要求1所述的高电子迁移率层半导体结构，还包括形成在所述应变硅帽层顶部上且等效氧化物厚度范围为0-1nm的栅介质层；形成在所述栅介质层顶部上的栅导体；n型掺杂浓度大于每立方厘米5×1019的漏区；以及n型掺杂浓度大于每立方厘米5×1019的源区，其中，所述结构形成高电子迁移率场效应晶体管。
6.权利要求5所述的高电子迁移率场效应晶体管，其中，所述Si1-zGez供给层的厚度范围约为5-8nm，且薄层掺杂密度约为每平方厘米3×1012。
7.权利要求5所述的高电子迁移率场效应晶体管，其中，所述Si1-zGez供给层的厚度约为4nm，且薄层掺杂密度约为每平方厘米2.4×1012。
8.权利要求6所述的高电子迁移率场效应晶体管，其中，所述Si1-zGez供给层包括C含量约为1-1.5％的SiGeC层。
9.权利要求5所述的高电子迁移率场效应晶体管，其中，所述栅介质层选自单独的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它们的组合。
10.权利要求5所述的高电子迁移率场效应晶体管，其中，所述栅导体选自单独的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它们的组合。
11.权利要求5所述的高电子迁移率场效应晶体管，其中，所述栅导体是T栅几何形状、矩形几何形状、或多指几何形状之一。
12.权利要求5所述的高电子迁移率场效应晶体管，其中，栅长度的范围为30-100nm。
13.权利要求5所述的高电子迁移率场效应晶体管，其中，所述栅导体与所述漏区或源区之间的距离的范围约为20-100nm。
14.权利要求5所述的高电子迁移率场效应晶体管，还包括环绕栅电极的钝化层，所述钝化层的介电常数范围为1-4。
15.一种高电子迁移率场效应晶体管，它包括SGOI衬底，它包括锗含量范围为30-40％、厚度范围为20-30nm、且p型掺杂浓度范围为每立方厘米1×1014-5×1017的绝缘体上硅锗层；生长在所述硅锗层顶部上、厚度范围为20-30nm、且锗含量x为30-40％的再生长的Si1-xGex缓冲层；生长在所述缓冲层顶部上且厚度范围为5-7nm的外延张应变的硅层；生长在所述应变硅层顶部上、厚度范围为3-5nm、且锗含量范围为30-40％的外延Si1-yGey间隔层；生长在所述间隔层顶部上、厚度范围为2-8nm、n型掺杂浓度范围为每立方厘米2×1018-2×1019、且锗含量范围为35-50％的外延Si1-zGez供给层；生长在所述供给层顶部上、厚度范围为0-3nm、且n型掺杂浓度范围为每立方厘米5×1017-5×1019的外延张应变的硅帽层；形成在所述应变硅帽层顶部上且等效氧化物厚度范围为0-1nm的栅介质层；形成在所述栅介质层顶部上的栅导体；n型掺杂浓度大于每立方厘米5×1019的漏区；以及n型掺杂浓度大于每立方厘米5×1019的源区。
16.一种高电子迁移率层半导体结构，它包括SGOI衬底，它包括厚度范围为10-50nm的绝缘体上Si1-xGex层；生长在所述硅锗层顶部上的厚度范围为0-5nm的外延Si0.95Ge0.05籽层；生长在所述籽层顶部上、厚度范围为2-8nm且n型掺杂浓度范围为每立方厘米1×1018-5×1019的外延Si1-zGez供给层；生长在所述供给层顶部上且厚度范围为3-5nm的外延Si1-yGey间隔层；生长在所述间隔层顶部上且厚度范围为3-10nm的外延张应变的硅层；生长在所述应变硅层顶部上且厚度范围为1-2nm的外延Si1-yGey间隔层；以及生长在所述间隔层顶部上且厚度范围为0-2nm的外延张应变的硅帽层。
17.权利要求16所述的高电子迁移率层半导体结构，其中，所述SGOI衬底包含锗含量x范围为30-50％的Si1-xGex层。
18.权利要求16所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层的锗含量z＝x+a，其中“a”的范围约为0-30％，而x的范围为30-50％。
19.权利要求16所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层包括Si1-m-nGemCn层，其中m＝x+b，且“b”的范围为0-30％，“n”的范围为0.1-2％。
20.权利要求16所述的高电子迁移率层半导体结构，其中，所述Si1-yGey间隔层包含锗含量y＝x+c，其中“c”的范围为0-20％。
21.权利要求16所述的高电子迁移率层半导体结构，还包括形成在所述应变硅帽层顶部上且等效氧化物厚度范围为0-1nm的栅介质层；形成在所述栅介质层顶部上的栅导体；n型掺杂浓度大于每立方厘米5×1019的漏区；以及n型掺杂浓度大于每立方厘米5×1019的源区，其中，所述结构形成高电子迁移率场效应晶体管。
22.权利要求21所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层的厚度约为5-8nm，且薄层掺杂密度约为每平方厘米3×1012。
23.权利要求21所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层的厚度约为4nm，且薄层掺杂密度约为每平方厘米2.4×1012。
24.权利要求21所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层包括C含量约为1-1.5％的SiGeC层。
25.权利要求21所述的高电子迁移率层半导体结构，其中，所述栅介质层选自单独的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它们的组合。
26.权利要求21所述的高电子迁移率层半导体结构，其中，所述栅导体选自单独的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它们的组合。
27.权利要求21所述的高电子迁移率层半导体结构，其中，所述栅导体是T栅几何形状、矩形几何形状、或多指几何形状之一。
28.权利要求21所述的高电子迁移率层半导体结构，其中，栅长度的范围为30-100nm。
29.权利要求21所述的高电子迁移率层半导体结构，其中，所述栅导体与所述漏区或源区之间的距离的范围约为20-100nm。
30.权利要求21所述的高电子迁移率层半导体结构，还包括环绕栅电极的钝化层，所述钝化层的介电常数范围为1-4。
31.一种高电子迁移率场效应晶体管，它包括SGOI衬底，它包括锗含量范围为30-40％且厚度范围为20-30nm的绝缘体上硅锗层；生长在所述硅锗层顶部上、厚度范围为2.5-8nm、n型掺杂浓度范围为每立方厘米2×1018-2×1019、且锗含量范围为35-50％的外延Si1-zGez供给层；生长在所述供给层顶部上、厚度范围为3-5nm、且锗含量范围为30-40％的外延Si1-yGey间隔层；生长在所述间隔层顶部上、厚度范围为5-7nm、且掺杂浓度小于每立方厘米1×1016的外延张应变的硅沟道层；生长在所述硅沟道层顶部上、厚度范围为1-2nm、且锗含量范围为30-40％的外延Si1-yGey间隔层；生长在所述间隔层顶部上且厚度范围为0-2nm的外延张应变的硅帽层；形成在所述应变硅帽层顶部上且等效氧化物厚度范围为0-1nm的栅介质层；形成在所述栅介质层顶部上的栅导体；n型掺杂浓度大于每立方厘米5×1019的漏区；以及n型掺杂浓度大于每立方厘米5×1019的源区。
32.一种高电子迁移率层半导体结构，它包括SGOI衬底，它包括厚度范围为2-8nm且n型掺杂浓度范围为每立方厘米1×1018-5×1019的Si1-zGez供给层；以及生长在所述供给层顶部上且厚度范围为3-5nm的外延Si1-yGey间隔层；生长在所述间隔层顶部上且厚度范围为3-10nm的外延张应变的硅层；生长在所述应变硅层顶部上且厚度范围为1-2nm的外延Si1-yGey间隔层；以及生长在所述间隔层顶部上且厚度范围为0-2nm的外延张应变的硅帽层。
33.权利要求32所述的高电子迁移率层半导体结构，其中，所述SGOI衬底包含范围为30-50％的锗含量“x”。
34.权利要求32所述的高电子迁移率层半导体结构，其中，所述掺杂转移的Si1-zGez供给层的锗含量z＝x+a，其中“a”的范围约为0-30％，并可以由晶片键合和智能切割工艺形成。
35.权利要求32所述的高电子迁移率层半导体结构，其中，所述掺杂转移的Si1-zGez供给层包括Si1-m-nGemCn层，其中m＝x+b，且“b”的范围为0-30％，“n”的范围为0.1-2％。
36.权利要求32所述的高电子迁移率层半导体结构，其中，所述Si1-yGey间隔层包含锗含量y＝x+c，其中“c”的范围为0-20％。
37.权利要求32所述的高电子迁移率层半导体结构，还包括形成在所述应变硅帽层顶部上且厚度小于1nm的栅介质层；形成在所述栅介质层顶部上的栅导体；n型掺杂浓度大于每立方厘米5×1019的漏区；以及n型掺杂浓度大于每立方厘米5×1019的源区。
38.权利要求37所述的高电子迁移率层半导体结构，其中，所述掺杂转移的Si1-zGez供给层的厚度约为5-8nm，且薄层掺杂密度约为每平方厘米3×1012。
39.权利要求37所述的高电子迁移率层半导体结构，其中，所述掺杂转移的Si1-zGez供给层的厚度约为4nm，且薄层掺杂密度约为每平方厘米2.4×1012。
40.权利要求32所述的高电子迁移率层半导体结构，其中，所述掺杂转移的Si1-zGez供给层包括C含量约为1-1.5％的SiGeC层。
41.权利要求37所述的高电子迁移率层半导体结构，其中，所述栅介质层选自单独的硅的氧化物、氮化物、氮氧化物、以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它们的组合。
42.权利要求37所述的高电子迁移率层半导体结构，其中，所述栅导体选自单独的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它们的组合。
43.权利要求37所述的高电子迁移率层半导体结构，其中，所述栅导体是T栅几何形状、矩形几何形状、或多指几何形状之一。
44.权利要求37所述的高电子迁移率层半导体结构，其中，栅长度的范围为30-100nm。
45.权利要求37所述的高电子迁移率层半导体结构，其中，所述栅导体与所述漏区或源区之间的距离的范围约为20-100nm。
46.权利要求37所述的高电子迁移率层半导体结构，还包括环绕栅电极的钝化层，所述钝化层的介电常数范围为1-4。
47.一种高电子迁移率层半导体结构，它包括SGOI衬底，它包括厚度范围为10-50nm且n型掺杂浓度范围为每立方厘米1×1017-5×1019的绝缘体上硅锗层；生长在所述硅锗层顶部上、厚度范围为10-50nm、且用作底部间隔层的Si1-xGex再生长缓冲层；生长在所述再生长缓冲层顶部上且厚度范围为3-10nm的外延张应变的硅层；生长在所述应变硅层顶部上且厚度范围为3-5nm的外延Si1-yGey间隔层；生长在所述间隔层顶部上、厚度范围为2-8nm、且n型掺杂浓度范围为每立方厘米1×1018-5×1019的外延Si1-zGez供给层；以及生长在所述供给层顶部上、厚度范围为0-3nm、且n型掺杂浓度范围为每立方厘米5×1017-5×1019的外延张应变的硅帽层。
48.权利要求47所述的高电子迁移率层半导体结构，其中，所述SGOI衬底包含范围为30-50％的锗含量。
49.权利要求47所述的高电子迁移率层半导体结构，其中，所述Si1-xGex再生长缓冲层包含范围为10-35％的锗含量x。
50.权利要求47所述的高电子迁移率层半导体结构，其中，所述Si1-yGey间隔层包含锗含量y＝x+a，其中“a”的范围为0-20％。
51.权利要求47所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层包含锗含量z＝x+b，其中“b”的范围为0-30％。
52.权利要求47所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层包括Si1-m-nGemCn层，其中m＝x+c，且“c”的范围为0-20％，“n”的范围为0.1-2％。
53.权利要求47所述的高电子迁移率层半导体结构，还包括形成在所述应变硅帽层顶部上且等效氧化物厚度范围为0-1nm的栅介质层；形成在所述栅介质层顶部上的栅导体；n型掺杂浓度大于每立方厘米5×1019的漏区；以及n型掺杂浓度大于每立方厘米5×1019的源区。
54.权利要求53所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层的厚度约为5-8nm，且薄层掺杂密度约为每平方厘米3×1012。
55.权利要求53所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层的厚度约为4nm，且薄层掺杂密度约为每平方厘米2.4×1012。
56.权利要求54所述的高电子迁移率层半导体结构，其中，所述Si1-zGez供给层包括C含量约为1-1.5％的SiGeC层。
57.权利要求53所述的高电子迁移率层半导体结构，其中，所述栅介质层选自单独的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它们的组合。
58.权利要求53所述的高电子迁移率层半导体结构，其中，所述栅导体选自单独的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它们的组合。
59.权利要求53所述的高电子迁移率层半导体结构，其中，所述栅导体是T栅几何形状、矩形几何形状、或多指几何形状之一。
60.权利要求53所述的高电子迁移率层半导体结构，其中，栅长度的范围为30-100nm。
61.权利要求53所述的高电子迁移率层半导体结构，其中，所述栅导体与所述源区或漏区之间的距离的范围约为20-100nm。
62.权利要求53所述的高电子迁移率层半导体结构，还包括环绕栅电极的钝化层，所述钝化层的介电常数范围为1-4。
63.一种高空穴迁移率层半导体结构，它包括SGOI衬底，它包括厚度范围为5-25nm且p型掺杂浓度范围为每立方厘米1×1018-5×1019的外延Si1-jGej供给层；生长在所述供给层顶部上且厚度范围为3-7nm的外延Si1-kGek间隔层；生长在所述间隔层顶部上且厚度范围为5-20nm的外延压应变的Si1-mGem沟道层；以及生长在所述应变Si1-mGem沟道层顶部上且厚度范围为2-10nm的外延应变Si1-nGen帽层。
64.权利要求63所述的高空穴迁移率层半导体结构，其中，所述Si1-jGej供给层包含范围为30-70％的锗含量j。
65.权利要求63所述的高空穴迁移率层半导体结构，其中，所述Si1-kGek间隔层包含范围为30-70％的锗含量k。
66.权利要求63所述的高空穴迁移率层半导体结构，其中，所述Si1-mGem沟道层包含范围为60-100％的锗含量m。
67.权利要求63所述的高空穴迁移率层半导体结构，其中，所述应变Si1-nGen帽层包含范围为0-30％的锗含量n。
68.权利要求63所述的高空穴迁移率层半导体结构，还包括形成在所述栅介质层顶部上的栅导体；p型掺杂浓度大于每立方厘米5×1019的漏区；以及p型掺杂浓度大于每立方厘米5×1019的源区。
69.权利要求68所述的高空穴迁移率层半导体结构，其中，所述栅介质层选自单独的硅的氧化物、氮化物、氮氧化物以及Hf、Al、Zr、La、Y、Ta的氧化物和硅化物、或它们的组合。
70.权利要求68所述的高空穴迁移率层半导体结构，其中，所述栅导体选自单独的Pt、Ir、W、Pd、Al、Au、Cu、Ti、Co、或它们的组合。
71.权利要求68所述的高空穴迁移率层半导体结构，其中，所述栅导体是T栅几何形状、矩形几何形状、或多指几何形状之一。
72.权利要求68所述的高空穴迁移率层半导体结构，其中，栅长度的范围为30-100nm。
73.权利要求68所述的高空穴迁移率层半导体结构，其中，所述栅导体与所述漏区或源区之间的距离的范围约为20-100nm。
74.权利要求68所述的高空穴迁移率层半导体结构，还包括环绕栅电极的钝化层，所述钝化层的介电常数范围为1-4。
75.一种制备高电子迁移率层结构的方法，它包括下列步骤a)提供在绝缘体上具有弛豫的Si1-xGex层的SGOI衬底；b)在所述Si1-xGex层顶部上形成Si0.95Ge0.05籽层；c)在所述Si0.95Ge0.05籽层顶部上形成再生长的Si1-xGex缓冲层；d)在所述再生长的Si1-xGex层顶部上形成应变硅沟道层；e)在所述应变硅层顶部上形成Si1-yGey间隔层；f)在所述Si1-yGey间隔层顶部上形成Si1-zGez供给层，将所述Si1-zGez供给层n型掺杂成浓度水平范围为每立方厘米1×1018-5×1019原子；以及g)在所述Si1-zGez供给层顶部上形成硅帽层。
76.根据权利要求75的方法，其中，所述形成步骤b)-g)包括执行UHVCVD工艺。
77.根据权利要求75的方法，其中，所述形成步骤b)-g)包括执行MBE、RTCVD、LPCVD工艺之一。
78.根据权利要求75的方法，其中，所述层形成步骤b)-g)包括在450-600℃范围的温度下生长各个层。
79.根据权利要求75的方法，其中，所述层形成步骤b)-g)包括在1-20毫托范围的压力下生长各个层。
80.根据权利要求75的方法，其中，所述提供在绝缘体上具有弛豫的Si1-xGex层的SGOI衬底的步骤a)，还包括用离子注入或原位掺杂方法之一将绝缘体上的弛豫Si1-xGex层p型掺杂成浓度水平为每立方厘米1×1014-5×1017原子的步骤。
81.根据权利要求75的方法，其中，所述提供在绝缘体上具有弛豫的Si1-xGex层的SGOI衬底的步骤a)，还包括在形成SGOI衬底中转移所述层之前，将弛豫Si1-xGex层预先掺杂成浓度水平为每立方厘米1×1014-5×1017的步骤。
82.根据权利要求75的方法，其中，所述形成Si1-zGez供给层的步骤f)，还包括单独利用磷化氢气体作为掺杂剂前体或其包括选自H2、He、Ne、Ar、Kr、Xe、N2的一种或多种元素的混合物来对所述Si1-zGez供给层进行原位掺杂的步骤。
83.根据权利要求75的方法，包括借助于在保持SiH4∶GeH4气流比率恒定的情况下将SiH4和GeH4的气体流速降低3倍以上使之在降低了的生长速率下来生长所述Si1-zGez供给层以便得到更高的P稳态浓度和瞬时结合。
84.根据权利要求82的方法，其中，所述磷化氢气体掺杂剂前体的流速是一种线性攀升或渐变分布，使所述原位掺杂被执行，而无须中断外延生长工艺。
85.根据权利要求82的方法，其中，在425-550℃范围的温度下生长磷化氢掺杂的Si1-zGez层。
86.根据权利要求82的方法，还包括在425-550℃范围的温度下，用1-2％水平的碳对Si1-zGez供给层进行掺杂。
87.根据权利要求75的方法，其中，所述形成n型Si1-zGez供给层的步骤f)，还包括使用AsH3或SbH3之一的掺杂前体的步骤。
88.一种制备高电子迁移率层结构的方法，它包括下列步骤a)提供在绝缘体上具有弛豫的Si1-xGex层的SGOI衬底；b)在所述弛豫Si1-xGex层顶部上形成再生长的Si1-xGex缓冲层；c)在所述再生长的Si1-xGex层顶部上形成应变硅沟道层；d)在所述应变硅层顶部上形成Si1-yGey间隔层；e)在所述Si1-yGey间隔层顶部上形成Si1-zGez供给层，将所述Si1-zGez供给层n型掺杂成浓度水平范围为每立方厘米1×1018-5×1019原子；以及f)在所述Si1-zGez供给层顶部上形成硅帽层。
89.一种制备高电子迁移率层结构的方法，它包括下列步骤a)提供在绝缘体上具有弛豫的Si1-xGex层的SGOI衬底；b)在所述SiGe层顶部上形成外延Si0.95Ge0.05籽层；c)在所述间隔层顶部上形成外延Si1-zGez供给层，并将所述供给层掺杂成具有范围为每立方厘米1×1018-5×1019原子的n型掺杂剂浓度；d)在所述供给层顶部上形成外延Si1-yGey间隔层，并使其厚度为3-5nm；e)在所述间隔层顶部上形成外延张应变的硅层；f)在所述应变硅层顶部上形成外延Si1-yGey间隔层，并使其厚度为1-2nm；以及g)在所述供给层顶部上形成外延张应变硅帽层，并使其厚度为0-2nm。
90.一种制备高电子迁移率层结构的方法，它包括下列步骤a)提供在绝缘体上具有Si1-xGex供给层的SGOI衬底，并将Si1-xGex供给层n型掺杂成范围为每立方厘米1×1018-5×1019原子的浓度水平；b)在上述掺杂的Si1-xGex层上形成外延Si1-yGey间隔层；c)在所述间隔层顶部上形成外延张应变硅沟道层；d)在所述应变硅沟道层顶部上形成外延Si1-yGey间隔层；以及e)在所述间隔层顶部上形成外延应变的硅层。
91.权利要求90所述的方法，还包括用离子注入或原位掺杂方法将绝缘体上的Si1-xGex层n型掺杂成每立方厘米1×1018-5×1019原子的浓度水平的步骤。
92.权利要求90所述的方法，还包括在形成SGOI衬底中的层转移之前，将Si1-xGex层预先掺杂成每立方厘米1×1018-5×1019原子的浓度水平的步骤。
93.一种制备高电子迁移率层结构的方法，它包括下列步骤a)提供在绝缘体上包括弛豫的SiGe层的SGOI衬底，使SiGe层的厚度为10-50nm，并将所述弛豫的SiGe层掺杂成具有范围为每立方厘米1×1014-5×1017原子的n型掺杂浓度；b)形成生长在所述SiGe层顶部上的Si1-xGex再生长缓冲层，并使其厚度范围为10-50nm；c)在所述再生长的缓冲层顶部上形成外延张应变的硅层，并使其厚度范围为3-10nm；d)在所述应变硅层顶部上形成外延Si1-yGey间隔层，并使其厚度范围为3-5nm；e)在所述间隔层顶部上形成外延Si1-zGez供给层，并使其厚度范围为2-8nm并具有范围为每立方厘米1×1018-5×1019的n型掺杂浓度；以及f)形成生长在所述供给层顶部上的外延张应变硅帽层，使其厚度范围为0-3nm并具有范围为每立方厘米5×1017-5×1019的n型掺杂浓度。
94.一种制备高空穴迁移率层结构的方法，它包括下列步骤a)提供在绝缘体上具有弛豫的Si1-jGej层的SGOI衬底；b)在所述掺杂的Si1-jGej层顶部上形成Si1-kGek间隔层；c)在所述Si1-kGek间隔层顶部上形成压应变的Si1-mGem沟道层；以及d)在所述压应变Si1-mGem沟道层顶部上形成Si1-nGen间隔层。
95.权利要求94所述的方法，还包括用离子注入或原位掺杂方法将Si1-jGej层p型掺杂成范围为每立方厘米1×1018-5×1019原子的浓度水平的步骤。
96.权利要求94所述的方法，在形成SGOI衬底中的层转移之前，可以将弛豫的Si1-jGej层p型预先掺杂成每立方厘米1×1018-5×1019硼原子的浓度水平。
全文摘要
一种硅和硅锗基半导体MODFET器件设计以及制造方法。此MODFET设计包括高迁移率层结构，能够超高速、低噪声用于包括RF、微波、亚毫米波、以及毫米波的各种通信用途。外延的场效应晶体管层结构包括组合硅和硅锗层的高迁移率应变n沟道和p沟道晶体管的临界(垂直和横向)器件按比例缩小以及层结构设计，用以在超薄的SOI或SGOI衬底上形成能够得到大幅度改善了的RF性能的最佳调制掺杂的异质结构。
文档编号H01L29/10GK1894782SQ200480024784
公开日2007年1月10日 申请日期2004年8月27日 优先权日2003年8月29日
发明者赵泽安, C·欧阳齐庆 申请人:国际商业机器公司