专利名称：半导体衬底及其制造方法以及半导体器件的制作方法
技术领域：
本发明涉及一种半导体衬底及其制造方法以及一种半导体器件，例如，本发明涉及一种具有表面层的应变状态为不同区域、即具有应变半导体区和无形变半导体区的半导体衬底及其制造方法以及使用此半导体衬底的半导体器件。
背景技术：
众所周知，在受拉伸应力的应变硅(strained silicon)(应变硅)中，由于应变硅层中的内部应力的效果，硅中的电子迁移率就会增加。在此，所谓的应变硅层是指硅层的晶格常数因形变而偏离本来的硅的晶格常数的硅层。此外，将具有本来的Si的晶格常数的无形变的硅层与应变硅层比较，在此，将无形变的硅层称为弛豫(relaxed)硅层。对此后所述的硅锗(SiGe)也同样，在此，称具有形变的硅锗层为应变硅锗层，称无形变的硅锗层为弛豫硅锗层。
例如，n沟道金属氧化物半导体场效应晶体管(MOSFET)(下面，称为nMOS)的沟道区，例如，如果利用具有拉伸应变的应变硅层来形成半导体器件，就能够提高此器件的工作速度。并且，在具有应变硅层的应变硅衬底上，通过混装具有各种功能的半导体器件，就能够制造出高性能、高功能的半导体器件。
但是，在拉伸应变硅层中，电子的迁移率增加，空穴的迁移率与体硅(bulk silicon)中的迁移率相等或更低。因此，根据半导体元件的特性，应变硅就适合于nMOS。但是，在pMOS中，优选空穴的迁移率比硅大的应变硅锗。因此，就提出了具有形变状态不同的两个半导体区的半导体衬底。图18示出了其中的一例。
此例使用具有在硅衬底1和在其上方形成的薄的应变硅层21之间夹持埋置氧化膜(Buried Oxide(BOX))层11以及无形变的弛豫硅锗层12的应变绝缘体上硅(SOI)衬底3(图18A)。是在此衬底的表面的一部分上仍残留具有应变硅层21的应变硅区域A，且形成了具有无形变的弛豫硅层22的弛豫硅区域B的半导体衬底的一个例子。
可按如下方式来形成此弛豫硅区域B。首先，热氧化其整个表面，以形成氧化膜(SiO2膜)，通过构图露出区域B的应变硅层21。然后，选择地去除露出了区域B的应变硅层21、弛豫硅锗层12及BOX层11，以暴露硅衬底1。此后，利用选择性外延生长在硅衬底1上形成无形变的弛豫硅层22，接下来，去除应变硅层21上的SiO2膜。如此这样，如图18B所示，就形成了表面具有为应变硅层21的应变硅区域A、和为无形变的弛豫硅层22的弛豫硅区域B的半导体衬底。
例如，在通过选择性外延生长制造具有如图18B所示的结构的应变硅区域A和弛豫硅区域B的半导体衬底的工序中，在选择性外延生长之前，例如，通常进行热氧化、氢退火这样的较高温度的热处理。通过此热处理，就会在应变硅层21和硅锗层12的界面附近产生由两者晶格常数不同而引起的失配位错，存在产生所谓应变硅层21的形变弛豫的问题。此外，也存在这样的问题热氧化薄的应变硅层21时，不仅难于进一步进行减薄，而且难于控制应变硅层21的厚度。
此外，在此热处理中，存在所谓从包含高浓度锗的弛豫硅锗层中向在其上形成的应变硅层21中扩散锗的问题。其结果，应变硅层21的形变就会变小，并能够充分提高电子的迁移率。
如图19A所示，另一个例子是将在硅衬底1上隔着硅锗缓冲层31形成了应变硅层21的应变硅衬底2作为原材料，在其表面上形成了应变硅区域A和弛豫硅区域B的半导体衬底的例子。由于硅锗缓冲层31抑制上述这种失配位错的发生，所以在与硅衬底1接壤的部分处，硅锗层31的锗浓度成为低浓度，且向表面渐渐地变成高浓度。在此例中，按如下方式来形成弛豫硅区域B。首先，露出弛豫硅区域B，该弛豫硅区域B由用掩模覆盖应变硅层21的一部分的无形变的硅层形成。此后，如图19B所示，通过选择蚀刻去除此区域B的应变硅层21及硅锗缓冲层31，以暴露无形变硅衬底表面，从而成为弛豫硅区域B。因此，在这样的结构中存在这样的问题在硅锗缓冲层31上的应变硅区域A与去除了硅锗缓冲层31后的弛豫硅区域B之间会产生台阶。
并且，如上所述，硅锗缓冲层31在其厚度方向硅中的锗浓度不固定，在硅衬底1侧是低浓度，向表面渐渐地变为高浓度，成为所谓的缓变硅锗层。当制造图19B所示的结构的半导体衬底时，如上所述，利用蚀刻去除此硅锗缓冲层31。但是，由于硅衬底1附近部分的硅锗缓冲层31中的锗浓度低，所以在硅锗缓冲层31和硅衬底1的蚀刻中的选择性变小，就难于控制蚀刻量。其结果，蚀刻量的晶片面内均匀性和批次间均匀性就会变差，就会存在所谓弛豫硅区域B的高度不均匀的问题。
使用具有上述这样问题的半导体衬底来制造半导体器件时，例如，由于衬底带有台阶、因此就难于在制造过程中进行平坦化，例如，就难于形成所希望的图形。此外，由于表面的应变硅层21的厚度不均匀，或与应变硅层21接壤的硅锗层12的锗浓度不均匀等，就会产生由此制造出的半导体器件的特性不均匀，就不能获得所希望的特性。
并且，为了减缓硅衬底1和硅锗缓冲层31的晶格常数的差异，就会在硅锗缓冲层31中大量存在有失配位错。在具有这种失配位错的应变硅区域A中形成深度深的半导体器件、例如沟槽存储器单元时，沟槽就会将失配位错横向切断。由于此位错成为电流泄漏通路而动作，所以就会存在所谓的因漏电流的增加而导致元件特性劣化的问题。
因此，为了制造具有优越的所希望特性的半导体器件，本课题在于获得一种半导体衬底，该半导体衬底例如，(1)使应变硅区域和弛豫硅区域之间没有台阶，衬底整体是平坦的；(2)形成半导体元件的应变硅层及弛豫硅层的例如厚度、杂质浓度是均匀的；(3)例如，在形成沟槽的衬底内部的区域内不含有失配位错等晶格缺陷。
发明内容
上述课题，通过以下本发明的半导体衬底及其制造方法以及使用此半导体衬底的半导体器件来进行解决。
根据本发明一个实施方式的半导体衬底，包括支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含在上述支持衬底的上方，以其表面与上述第一硅层表面大致相同的高度形成的具有形变的第二硅层；在上述第一半导体区和第二半导体区的界面处的绝缘膜。
根据本发明的一个实施方式的半导体器件，包括支持衬底；第一半导体区，包含隔着第一硅层在上述支持衬底的上方形成的第二硅层；第二半导体区，包含在上述支持衬底的上方隔着硅·锗层形成的、具有形变的第三硅层，该第三硅层表面以与上述第二硅层表面大致相同的高度形成；在上述第一半导体区和第二半导体区之间形成的元件隔离绝缘膜之下的上述第一半导体区和第二半导体区的界面处形成的绝缘膜；在上述第一半导体区内形成的第一沟槽型存储器单元；在上述第二半导体区内形成的场效应晶体管。
根据本发明的一个实施方式的半导体衬底的制造方法，包括在包含第一半导体层的半导体衬底上形成第一绝缘膜；构图上述第一绝缘膜；去除上述半导体衬底的一部分，以形成凹部；在整个表面上淀积第二绝缘膜；去除上述凹部的底面上的上述第二绝缘膜；在上述凹部上形成与上述第一半导体层不同材料的第二半导体层；去除上述第一半导体层表面上的上述第一及第二绝缘膜；同时在上述第一半导体层上形成第一硅层、在上述第二半导体层上以与上述第一硅层的表面大致相同的高度形成第二硅层。
本发明的附加优点将在随后的说明中提出，并且将从说明中局部地变得明显，或者可以通过实施本发明来获得。利用此后具体提出的手段和组合就可以实现并获得本发明的各种优点。
引入且构成说明书的一部分的
本发明的各实施例，并与上述给出的一般性说明和以下给出的各实施例的详细说明一起，用于解释本发明的原理。
图1是表示第一实施方式的半导体衬底的一个例子的剖面图。
图2A至图2F是表示用于说明根据第一实施方式的半导体衬底的制造工序的一个例子的剖面图。
图3是表示使用根据第一实施方式的半导体衬底的半导体器件的一个例子的剖面图。
图4是表示根据第二实施方式的半导体衬底的一个例子的剖面图。
图5A至图5C是表示用于说明根据第二实施方式的半导体衬底的制造工序的一个例子的剖面图。
图6是表示使用根据第二实施方式的半导体衬底的半导体器件的一个例子的剖面图。
图7是表示根据第三实施方式的半导体衬底的一个例子的剖面图。
图8A至图8F是表示用于说明根据第三实施方式的半导体衬底的制造工序的一个例子的剖面图。
图9是表示使用根据第三实施方式的半导体衬底的半导体器件的一个例子的剖面图。
图10是表示根据第四实施方式的半导体衬底的一个例子的剖面图。
图11A至图11F是表示用于说明根据第四实施方式的半导体衬底的制造工序的一个例子的剖面图。
图12是表示使用根据第四实施方式的半导体衬底的半导体器件的一个例子的剖面图。
图13是表示根据第五实施方式的半导体衬底的一个例子的剖面图。
图14A至图14F是表示用于说明根据第五实施方式的半导体衬底的制造工序的一个例子的剖面图。
图15是表示使用根据第五实施方式的半导体衬底的半导体器件的一个例子的剖面图。
图16A至图16C是表示根据第五实施方式的第一变形例的半导体衬底的一个例子的剖面图。
图17A至图17C是表示根据第五实施方式的第二变形例的半导体衬底的一个例子的剖面图。
图18A、图18B是表示根据现有技术的半导体衬底的制造工序的一个例子的剖面图。和图19A、图19B是表示根据现有技术的另一半导体衬底的制造工序的一个例子的剖面图。
具体实施例方式
参照附图来详细说明本发明的实施方式。
(第一实施方式)如图1所示，作为原材料，第一实施方式使用在作为支持衬底的硅衬底1上隔着作为绝缘层的BOX层11形成有弛豫硅锗层12的衬底4(以后，称为绝缘体上硅锗(SGOI)衬底)。根据本实施方式的半导体衬底，包括利用硅外延生长，在弛豫硅锗层12上形成的含有应变硅层21的应变硅区域A1；以及在选择性外延硅层15上以与应变硅层21大致相同的高度形成的、含有无形变的弛豫硅层22的弛豫硅区域B1。此半导体衬底的特征在于，容易控制应变硅层21的膜厚，并且具有高品质。
使用图2A至图2F来说明此制造工序。
(1)首先，如图2A所示，在SGOI衬底4的整个表面上，形成氧化硅膜(SiO2)16。SGOI衬底4例如是在硅衬底1上隔着100nm厚度的BOX氧化膜11形成100nm厚度、锗浓度15％的弛豫硅锗层12的衬底。SiO2膜16例如为100nm的厚度，可利用低压化学气相淀积(LPCVD)来形成。
(2)然后，如图2B所示，去除形成弛豫硅层的区域B1的SiO2膜16，利用蚀刻来去除此区域B1的弛豫硅锗层12及BOX层11的一部分。虽然蚀刻可以使用各向异性蚀刻或各向同性蚀刻中的任意一种，但为了进行微细加工，例如，优选反应离子蚀刻(RIE)这样的各向异性蚀刻。
(3)此后，如图2C所示，利用热氧化形成第二SiO2膜17。接着，例如利用LPCVD，在整个表面上淀积氮化硅膜(SiN膜)18。在本实施方式中，虽然使用了氮化硅(SiN)膜18，但也可以使用其它膜，例如SiO2膜。
(4)然后，如图2D所示，例如，利用RIE蚀刻在BOX层11上淀积的氮化硅膜18，并且，利用湿法蚀刻去除露出的BOX层11，以暴露硅衬底1。可以利用RIE等反应性蚀刻来蚀刻BOX层11，但为了不对硅衬底1的表面造成损伤，优选例如湿法蚀刻。
(5)接下来，如图2E所示，在露出的硅衬底1表面上选择地外延生长硅层15。选择性外延生长的条件例如为将氢(H2)作为运载气体，以供给0.25slm的二氯硅烷(SiH2Cl2)及0.1slm的氯化氢(HCl)，成膜压力为10托(Torr)，衬底温度为800℃。例如，可以按照与弛豫硅锗层12的厚度和BOX层11的厚度相同的厚度来设定外延硅层15的生长厚度。在此，在上述(4)的工序中，当硅衬底1的表面上存在损伤时，选择性外延生长出的硅层15的结晶性就会劣化。
此外，也可利用固相外延生长代替选择性外延生长来生长外延硅层15。按以下的方式进行固相外延生长。在整个表面上淀积比硅锗层12更厚的非晶硅膜。接下来，利用固相外延生长，将在高温下经过退火的区域B1的硅衬底1上的非晶硅膜形成为单晶外延硅层15。此时区域A1的氮化硅膜18上的非晶硅成为多晶硅。为了在去除此多晶硅的同时进行平坦化，进行化学机械抛光(CMP)，就能够形成图2E所示的结构。
(6)此后，使用含有磷酸的溶液和稀氟酸，通过湿法蚀刻顺序去除覆盖弛豫硅锗层12的氮化硅膜18和SiO2膜16、17。然后，在整个表面上外延生长硅层21、22。例如，将300slm的SiH2Cl2作为原料气体、将成膜压力设为10Torr、衬底温度为800℃来进行20nm厚度的外延生长。由此，如图2F所示，可以按照大致相同的高度在弛豫硅锗层12上形成应变硅层21，同时在外延硅层15上形成无形变的弛豫硅层22。
利用喇曼(Raman)分光分析法来评价根据本实施方式制造出的半导体衬底表面的形变状态。其结果，确认出在弛豫硅锗层12上形成了应变硅层21，在外延硅层15上形成了无形变的弛豫硅层22。
如图3所示，在此半导体衬底上形成元件隔离区域IS，在应变硅区域A1中，例如形成具有源/漏SDa、栅绝缘膜GIa及栅电极GEa的nMOS，在弛豫硅区域B1中，例如形成具有源/漏SDb、栅绝缘膜GIb、栅电极GEb及沟槽电容TC的沟槽动态随机存取存储器(DRAM)单元。在此半导体器件中，在应变硅区域A1和弛豫硅区域B1的边界处的元件隔离区域IS之下，残留有一部分氮化硅膜18。此氮化硅膜18具有使元件隔离更完全的效果。评价此半导体器件工作的结果，与由现有技术制造出的半导体器件比较，确认出工作速度更快，存储单元的漏电流更低。
由此，能够制造在表面上以大致相同的高度形成了具有应变硅层21的应变硅区域A1和具有无形变的弛豫硅层22的弛豫硅区域B1这两者的半导体衬底。并且，通过使用此半导体衬底，就能够制造出比用现有方法制造出的半导体器件更高速且更高性能的半导体器件。
(第二实施方式)第二实施方式是基于第一实施方式的、且具有在互补金属氧化物半导体(COMS)器件的制造中优选结构的半导体衬底。如图4所示，本实施方式与第一实施方式相同，作为原材料，使用在硅衬底1上隔着BOX层11形成有弛豫硅锗层12的SGOI衬底4。根据本实施方式的半导体衬底具有应变硅区域A1和弛豫硅区域B2，其中，应变硅区域A1包含利用Si外延生长在BOX层11上设置的弛豫硅锗层12上形成的应变硅层21，弛豫硅区域B2包含在选择性外延硅层15上设置的应变硅锗层13上、按照与应变硅层21大致相同的高度形成的无形变的弛豫硅层22。此半导体衬底的特征在于，容易控制应变硅层21及弛豫硅层22的膜厚，并具有高品质。
使用图5A至图5B来说明此制造工序。
图5A与图2D相同，到此为止的制造工序由于与第一实施方式的(1)至(4)相同，所以下面简单地进行说明。
(1)在SGOI衬底4上例如形成100nm厚度的SiO2膜16。
(2)去除形成弛豫硅区域B2的区域的SiO2膜16、弛豫硅锗层12以及BOX层11的一部分。
(3)形成热氧化膜17，在整个表面上淀积氮化硅膜18。
(4)以在硅衬底1上不会残留有损伤的方式去除BOX膜11上的氮化硅膜18及残留的BOX膜11，由此就能够形成图5A所示的结构。
(5)接下来，如图5B所示，仅在区域B2的暴露出的硅衬底1上，连续并选择性外延生长选择的硅膜15及应变SiGe膜13。Si的选择性外延生长条件为例如，将H2作为运载气体，供给0.25slm的SiH2Cl2，及0.1slm的HCl，成膜压力为10Torr，衬底温度为800℃。接着，在相同装置中，使SiH2Cl2为0.4slm、GeH4为0.2slm，成膜压力为10Torr，衬底温度为800℃，以便外延生长应变硅锗层13。应变硅锗层13的厚度优选为10-30nm，可将外延硅层15及应变硅锗层13的总厚度设定为与弛豫硅锗层12和BOX层11的总厚度相等。
(6)此后，使用含有磷酸的溶液和稀氟酸，通过湿法蚀刻顺序去除覆盖弛豫硅锗层12的氮化硅膜18和SiO2膜16、17。然后，在整个表面上外延生长硅层21、22。例如，将300slm的SiH2Cl2作为原料气体，将成膜压力设为10Torr，衬底温度为800℃，来进行厚度20nm的外延生长。由此，如图5C所示，就能够以大致相同的高度同时在弛豫硅锗层12上形成应变硅层21，在外延硅层15上设置的应变硅锗13上形成无形变的弛豫硅层22。
此外，例如，通过用SiO2膜覆盖应变硅锗层13来进行外延生长，就可以不在应变硅锗层13上形成外延硅层22。
利用喇曼(Raman)分光分析法来评价根据本实施方式制造出的半导体衬底表面的形变状态。其结果，确认出在弛豫硅锗层12上形成了应变硅层21，在外延硅层15上设置的应变SiGe 13上形成了无形变的弛豫硅层22。
如图6所示，在此半导体衬底上形成元件隔离区域IS，在应变硅区域A1中，例如形成具有源/漏SDa、栅绝缘膜GIa及栅电极GEa的nMOS，在弛豫硅区域B2中，例如形成具有源/漏SDb、栅绝缘膜GIb及栅电极GEb的pMOS。按照在应变硅锗层13中形成沟道的方式来制造pMOS。在此半导体器件中，在应变硅区域A1和弛豫硅区域B2的边界处的元件隔离区域IS之下，残留有一部分SiO2膜17和氮化硅膜18。此SiO2膜17和氮化硅膜18就具有使元件隔离更完全的效果。评价此半导体器件的工作的结果，与由现有技术制造出的半导体器件比较，不仅提高了nMOS的开关速度，而且提高了pMOS的开关速度。
由此，就能够制造出在表面上以大致相同的高度形成了具有应变硅层21的应变硅区域A1和具有无形变的弛豫硅层22的弛豫硅区域B2两者的半导体衬底。并且，通过使用此半导体衬底，就能够制造出比用现有方法制造出的半导体器件更高速且更高性能的半导体器件。
(第三实施方式)如图7所示，第三实施方式是替代SGOI衬底4、使用在凹腔上形成弛豫硅锗层的衬底(以后称为Silicon-Germanium On Nothing(SGON))的一个例子。在本实施方式中，使用硅衬底1作为原材料，来形成SGON结构。如图7所示，根据本实施方式的半导体衬底，具有应变硅区域A2和弛豫硅区域B3，其中，应变硅区域A2包含在设置有凹腔33的弛豫硅锗层12上利用硅的外延生长而形成的应变硅层21，弛豫硅区域B3包含在硅衬底1上以与硅层21大致相同的高度形成的无形变的弛豫硅层22。此半导体衬底的特征在于，容易控制应变硅层21的膜厚且具有高品质，同时与第一及第二实施方式比较，能够削减制造工序及制造成本。
使用图8A至图8F来说明本实施方式的制造工序。
(1)首先，如图8A所示，在硅衬底1上，例如利用热氧化或CVD形成SiO2膜16，构图并去除形成应变硅层的区域A2的SiO2膜16。
(2)接下来，如图8B所示，去除例如2μm的区域A2中暴露出的硅衬底1。接着，对整体进行热氧化来形成SiO2膜17，例如利用CVD在整个表面上淀积氮化硅膜18。在本实施方式中，使用了氮化硅膜18，但也可以使用其它膜，例如SiO2膜。
(3)此后，如图8C所示，例如，利用RIE的这种各向异性蚀刻来去除区域A2的氮化硅膜18，并且，利用例如湿法蚀刻，去除露出的第二SiO2膜17，以暴露出硅衬底1。 然后，在露出的硅衬底1上，利用选择性外延生长，形成在上述(2)工序中已去除的硅衬底1的例如2μm厚度的应变硅锗层13。SiGe层的选择性外延生长的条件为例如，将氢(H2)作为运载气体，将SiH2Cl2设为0.4slm、GeH4为0.2slm，成膜压力为10Torr，衬底温度为800℃。
(4)接下来，如图8D所示，在应变硅锗层13上形成多个沟槽32。沟槽32的尺寸例如为直径0.2μm、深度2μm。
(5)对形成了沟槽32的衬底进行氢退火。退火条件例如为温度850℃、压力300Torr、时间10分钟。在进行此退火时，应变硅锗层13流动，与沟槽32结合来形成凹腔33。同时，减缓硅锗层的形变，在凹腔上部形成弛豫硅锗层12，就能够形成图8E所示的结构。
(6)此后，使用含有磷酸的溶液和稀氟酸，通过湿法蚀刻顺序去除覆盖硅衬底1表面的氮化硅膜18和SiO2膜16、17。然后，在整个表面上外延生长硅层21、22。例如将300slm的SiH2Cl2作为原料气体，将成膜压力设为10Torr，衬底温度为800℃，以便进行厚度20nm的外延生长。由此，如图8F所示，就能够以大致相同的高度在弛豫硅锗层12上形成应变硅层21，在硅衬底1上形成无形变的弛豫硅层22。
利用喇曼(Raman)分光分析法来评价根据本实施方式制造出的半导体衬底表面的形变状态。其结果，确认出在弛豫硅锗层12上形成了应变硅层21，在硅衬底1上形成了无形变的弛豫硅层22。
如图9所示，在此半导体衬底上形成元件隔离区域IS，在应变硅区域A2中，例如形成具有源/漏SDa、栅绝缘膜GIa及栅电极GEa的nMOS，在弛豫硅区域B3中，例如形成具有源/漏SDb、栅绝缘膜GIb、栅电极GEb及沟槽电容TC的沟槽DRAM单元。在此半导体器件中，在应变硅区域A2和弛豫硅区域B3的边界处的元件隔离区域IS之下，残留有一部分SiO2膜17和氮化硅膜18。此SiO2膜17和氮化硅膜18具有使元件隔离更完全的效果。评价此半导体器件的工作的结果，与由现有技术制造出的半导体器件比较，确认出工作速度更快，存储单元的漏电流更低。
由此，就能够制造在表面上以大致相同的高度形成了具有应变硅层21的应变硅区域A2和具有无形变的弛豫硅层22的弛豫硅区域B3两者的半导体衬底。并且，通过使用此半导体衬底，就能够制造出比用现有方法制造出的半导体器件更高速且更高性能的半导体器件。
(第四实施方式)第四实施方式是适用于与第二实施方式相同的CMOS半导体器件的衬底。如图10所示，根据本实施方式的半导体衬底具有应变硅区域A3和弛豫硅区域B2，其中，应变硅区域A3包含在硅衬底1上形成的弛豫层硅锗层12-1、12-2上利用外延生长而形成的应变硅层21，弛豫硅区域B3包含在硅衬底1上形成的硅层15上隔着应变硅锗层13外延生长的无形变的弛豫硅层22。因此，为具有大致相同高度的应变硅区域A3和弛豫硅区域B2的半导体衬底。此半导体衬底的特征在于，容易控制应变硅层21和弛豫硅层22的膜厚，并具有高品质。
使用图11A至图11F来说明本实施方式的制造工序。
(1)首先，如图11A所示，在硅衬底1上，例如利用热氧化或CVD，形成100nm厚度的SiO2膜16，构图并去除成为应变硅区域A3的区域的SiO2膜16，暴露出硅衬底1。
(2)接下来，如图11B所示，利用外延生长，在区域A3的硅衬底1上例如以2μm的厚度形成弛豫硅锗层12-1。此时，在弛豫硅区域B2的SiO2膜16上形成多晶硅锗层35。
弛豫硅锗层12的形成也可以用固相外延生长来代替气相外延生长。此外，弛豫硅锗层12-1在硅衬底1的附近锗浓度低，随着生长锗浓度变高，就能够成为所谓的缓变硅锗层。利用X射线衍射法来评价此硅锗层12-1的形变结果，确认出整体的98％为晶格缓和的弛豫硅锗层12-1。
在形成规定厚度的SiGe层12-1后，通过CMP对表面进行平坦化。
(3)如图11C所示，在整个表面上形成用作掩模的例如SiO2膜36，通过构图，暴露出多晶硅锗层35。作为掩模，可以使用除了SiO2之外的材料，例如氮化硅膜。
将SiO2膜作为掩模，例如，利用RIE去除多晶硅锗层35。去除多晶硅锗层35，作为多晶硅锗和单晶硅锗的选择比大的方法，也可以使用湿法蚀刻。
(4)接下来，去除掩模SiO2膜36及区域B2的硅衬底1表面上的SiO2膜16。此后，如图11D所示，分别利用例如热氧化及CVD，在整个表面上形成第二SiO2膜17及氮化硅膜18。
(5)接下来，如图11E所示，例如，利用RIE去除区域B2的硅衬底1上方的氮化硅膜18，例如利用稀氟酸溶液去除第二SiO2膜17，暴露出硅衬底1。接着，进行选择性外延生长，在暴露出的硅衬底1上形成外延硅层15。Si的选择性外延生长条件为例如，将H2作为运载气体，供给0.25slm的SiH2Cl2，以及0.1slm的HCl，成膜压力为10Torr，衬底温度为800℃。可以将外延硅层15的厚度设定为例如与弛豫硅锗层12-1的厚度相同。
(6)此后，使用含有磷酸的溶液和稀氟酸，通过湿法蚀刻顺序去除覆盖弛豫硅锗层12-1的氮化硅膜18和第二SiO2膜17。
接下来，在整个表面上外延生长例如200nm厚度的硅锗层12-2及13。硅锗层的外延生长条件为例如，将SiH2Cl2设为0.4slm、GeH4为0.2slm，成膜压力为10Torr，衬底温度为800℃。在弛豫硅锗层12-1上生长的硅锗层12-2是弛豫硅锗层，在外延硅层15上生长的硅锗层13是应变硅锗层。
并且，在整个表面上外延生长例如20nm厚度的硅层21、22。外延生长的条件为例如，将H2气体作为运载气体，将SiH2Cl2设为0.3slm，成膜压力为10Torr，衬底温度为800℃。由此，如图11F所示，能够以大致相同的高度在弛豫硅锗层12-1，12-2上形成应变硅层21，在外延硅层15上设置的应变硅锗13上形成无形变的弛豫硅层22。
利用喇曼(Raman)分光分析法来评价根据本实施方式制造出的半导体衬底表面的形变状态。其结果，确认出在弛豫硅锗层12-1、12-2上形成有应变硅层21，在硅衬底1上设置的应变硅锗层13上形成有无形变的弛豫硅层22。
如图12所示，在此半导体衬底上形成元件隔离区域IS，在应变硅区域A1中，例如形成具有源/漏SDa、栅绝缘膜GIa及栅电极GEa的nMOS，在弛豫硅区域B2中，例如形成具有源/漏SDb、栅绝缘膜GIb及栅电极GEb的pMOS。按在应变硅锗层13中形成沟道的方式来制造pMOS。在此半导体器件中，在应变硅区域A3和弛豫硅区域B2的边界处的元件隔离区域IS之下，残留有一部分SiO2膜17和氮化硅膜18。此SiO2膜17和氮化硅膜18具有使元件隔离更完全的效果。评价此半导体器件的工作的结果，与由现有技术制造出的半导体器件比较，确认出工作速度更快，存储单元的漏电流更低。
由此，就能够制造出在表面上以大致相同的高度形成了具有应变硅层21的应变硅区域A3和具有无形变的弛豫硅层22的弛豫硅区域B2两者的半导体衬底。并且，通过使用此半导体衬底，就能够制造出比用现有方法制造出的半导体器件更高速且更高性能的半导体器件。
(第五实施方式)在第五实施方式中，例如，作为原材料，使用在硅衬底1上隔着例如2μm厚度的弛豫硅锗层12形成了应变硅层14的体应变硅衬底2。如图13所示，根据本实施方式的半导体衬底，在去除弛豫硅锗层12之后，通过在整个表面上外延生长硅，则具有应变硅区域A3和弛豫硅区域B1，其中，应变硅区域A3包含在弛豫硅锗层12上的应变硅层21，弛豫硅区域B1包含在选择性外延硅衬底15上的无形变的弛豫硅层22。因此，半导体衬底就具有大致相同高度的应变硅区域A3和弛豫硅区域B1。此半导体衬底的特征在于，容易控制应变硅层21的膜厚，并能够形成高品质的应变硅区域A3和弛豫硅区域B1。
使用图14A至图14F来说明本实施方式的制造工序。
(1)首先，如图14A所示，完全热氧化体应变硅衬底2的应变硅层14，此后，用含有稀氟酸的溶液去除形成的氧化膜，以露出弛豫硅锗层12。去除应变硅层14，也可以使用含氟硝酸的溶液来进行蚀刻。再有，可以使用未形成应变硅层14的弛豫硅锗衬底，此情况下，就能够省略去除应变硅层14的工序。接下来，在硅锗层12的整个表面上，例如利用CVD顺序淀积SiO2膜16及氮化硅(SiN)膜18。
(2)接下来，如图14B所示，构图并去除形成弛豫硅层的区域B1的SiO2膜16及氮化硅膜18，并利用蚀刻去除此区域B1的弛豫硅锗层12。蚀刻优选使用溶液的各向同性蚀刻，优选通过也同时蚀刻硅衬底1的一部分，完全去除硅锗层。
(3)此后，如图14C所示，利用热氧化形成第二SiO2膜17。接着，在整个表面上，例如通过CVD淀积第二氮化硅膜19。
(4)并且，如图14D所示，例如利用RIE蚀刻在硅衬底1的上方淀积的第二氮化硅膜19，利用湿蚀刻去除露出的第二SiO2膜17，使硅衬底1露出。能够利用RIE等离子蚀刻来蚀刻第二SiO2膜17，但为了不对硅衬底1表面造成损伤，优选湿法蚀刻。
(5)接下来，如图14E所示，在露出的硅衬底1表面上选择性外延生长硅层15。Si的选择性外延生长条件为例如，将H2作为运载气体，供给0.25slm的SiH2Cl2，以及0.1slm的HCl，成膜压力为10Torr，衬底温度为800℃。例如，可以将外延硅层15的厚度设定为与弛豫硅锗层12的厚度相同。在此，在上述(4)的工序中，如果在硅衬底1表面存在损伤，则选择性外延生长的硅层15的结晶性就会劣化。此外，也能够利用固相外延生长替代选择性外延生长来生长外延硅层15。
(6)此后，使用含有磷酸的溶液和稀氟酸，通过湿蚀刻顺序去除覆盖弛豫硅锗层12的氮化硅膜18、19和SiO2膜16、17。并且，在整个表面上外延生长硅层21、22。例如将0.3slm的SiH2Cl2作为原料气体，成膜压力设为10Torr，衬底温度为800℃，以便进行厚度20nm的外延生长。在此，能够利用衬底温度及成膜压力来控制成膜速度，在衬底温度为700℃～800℃，成膜就压力为10～60Torr时，成膜速度为3～450A/min。利用此外延生长，如图14F所示，就能够以大致相同的高度在弛豫硅锗层12上形成应变硅层21，同时在外延硅层15上形成无形变的弛豫硅层22。
利用喇曼(Raman)分光分析法来评价根据本实施方式制造出的半导体衬底表面的形变状态。其结果，确认出在弛豫硅锗层12上形成了应变硅层21，在外延硅层15上形成了无形变的弛豫硅层22。
在此半导体衬底上，使用众所周知的半导体制造技术，如图15所示，在应变硅区域A3中，例如形成具有源/漏SDa、栅绝缘膜GIa及栅电极GEa的nMOS，在弛豫硅区域B1中，例如形成具有源/漏SDb、栅绝缘膜GIb、栅电极GEb及沟槽电容TC的沟槽DRAM单元。在此半导体器件中，在应变硅区域A3和弛豫硅区域B1的边界处的元件隔离区域IS之下，残留有一部分SiO2膜17和氮化硅膜19。此SiO2膜17和氮化硅膜19具有使元件隔离更完全的效果。评价此半导体器件的工作的结果，与由现有技术制造出的半导体器件比较，确认出工作速度更快，存储单元的漏电流更低。
由此，就能够制造出在表面上以大致相同的高度形成了具有应变硅层21的应变硅区域A3和具有无形变的弛豫硅层22的弛豫硅区域B1两者的半导体衬底。并且，通过使用此半导体衬底，就能够制造出比用现有方法制造出的半导体器件更高速且更高性能的半导体器件。
(第五实施方式的第一变形例)本变形例是缩短了第五实施方式的制造工艺且适合高集成化的变形例。在本变形例中，例如，作为原材料，可使用在硅衬底1上形成例如2μm厚度的弛豫硅锗层12的弛豫硅锗衬底5。由此，在能够省略去除应变硅层的工序的同时，可防止由于此去除工序中的热氧化导致的弛豫硅锗层12表面氧化以使锗凝聚在弛豫硅锗层12表面上。并且，由于利用各向异性蚀刻，去除形成应变硅的区域A3的弛豫硅锗层12，所以就能够防止由横向蚀刻引起的掩模氮化硅膜18及SiO2膜16下的钻蚀，适合于高集成化。
使用图16A至16C来说明由第五实施方式变形的工艺。
(1)在弛豫硅锗衬底5的整个表面上，形成SiO2膜16及氮化硅膜18。接下来，如图16A所示，通过构图去除形成无形变硅层的弛豫硅区域B1上的SiO2膜16及氮化硅膜18。
(2)接着，如图16B所示，将SiO2膜16及氮化硅膜18作为掩模，例如，利用RIE等各向异性蚀刻去除弛豫硅锗层12及衬底1的一部分。在此，由于进行各向异性蚀刻，因此就能够抑制向掩模下方的横向蚀刻。
此后，执行第五实施方式的工序(3)至(6)。即，在整个表面上形成第二SiO2膜17及第二氮化硅膜19。接下来，去除硅衬底1上的第二氮化硅膜19及第二SiO2膜17，在露出的硅衬底1上，通过选择性外延生长形成硅层15。此后，去除弛豫硅锗层12表面上的氮化硅膜18、19及SiO2膜16、17，在整个表面上外延生长硅层21、22。由此，如图16C所示，就能够制造出以大致相同高度在弛豫硅锗层12上形成了应变硅层21、在外延硅层15上形成了无形变的弛豫硅层22的半导体衬底。本变形例的半导体衬底，与根据第五实施方式的半导体衬底相比，就能够使应变硅层21和无形变的弛豫硅层22的边界区域的宽度变狭窄。
利用喇曼(Raman)分光分析法来评价根据本实施方式制造出的半导体衬底表面的形变状态。其结果，确认出在弛豫硅锗层12上形成了应变硅层21，在外延硅层15上形成了无形变的弛豫硅层22。
在此半导体衬底上，与图15相同，在应变硅区域A3中，例如形成nMOS，在弛豫硅区域B1中，例如形成沟槽DRAM单元。评价出此半导体器件的工作的结果，与由现有技术制造出的半导体器件比较，确认出工作速度更快，存储单元的漏电流更低。
由此，就能够制造出在表面上以大致相同的高度形成了具有应变硅层21的应变硅区域A3和具有无形变的弛豫硅层22的弛豫硅区域B1两者的半导体衬底。并且，通过使用此半导体衬底，就能够制造出比用现有方法制造出的半导体器件更高速且更高性能的半导体器件。
(第五实施方式的第二变形例)本变形例是缩短了第五实施方式的制造工艺并适合于高集成化、同时在形成弛豫硅区域B1时能够避免因利用RIE蚀刻而对硅衬底1造成的损伤的变形例。在本变形例中，与第一变形例相同，作为原材料，使用在硅衬底1上形成了例如2μm厚度的弛豫硅锗层12的弛豫硅锗衬底5。由此，与第五实施方式的第一变形例相同，能够简化工艺。并且，利用各向异性蚀刻去除形成应变硅的区域A3的弛豫硅锗层12，由于通过湿法蚀刻去除硅衬底1，所以就能够在抑制由横向蚀刻引起的掩模氮化硅膜18及SiO2膜16下的钻蚀的同时，能够抑制因硅衬底1的RIE造成的损伤。
使用图17A至17C来说明第五实施方式的第二变形例的工艺。
(1)与第一变形例相同，在弛豫硅锗衬底5整个表面上，形成SiO2膜16及氮化硅膜18。接下来，如图17A所示，通过构图去除形成无形变硅层的弛豫硅区域B1上的SiO2膜16及氮化硅膜18。
(2)接着，如图17B所示，将SiO2膜16及氮化硅膜18作为掩模，例如，利用RIE等各向异性蚀刻，去除区域B1的弛豫硅锗层12。在此，由于进行各向异性蚀刻，就能够抑制向掩模下方的横向蚀刻。此后，利用湿法蚀刻去除硅衬底1的一部分。由此，在硅衬底1表面上就不会残留损伤，并且，还能够将掩模下的钻蚀量抑制到极少。在此硅衬底1的湿法蚀刻中，例如，可以使用碱性溶液和过氧化氢水的混合溶液。
此后，执行第五实施方式的工序(3)至(6)。即，在整个表面上形成第二SiO2膜17及第二氮化硅膜19。接下来，去除硅衬底1上的第二氮化硅膜19及第二SiO2膜17，在露出的硅衬底1上，通过选择性外延生长形成硅层15。此后，去除弛豫硅锗层12表面的氮化硅膜18、19及SiO2膜16、17，在整个表面上外延生长硅层21、22。由此，如图17C所示，就能够制造出以大致相同高度在弛豫硅锗层12上形成了应变硅层21，在外延硅层15上形成了无形变的弛豫硅层22的半导体衬底。本变形例的半导体衬底就能够使应变硅层21和无形变的弛豫硅层22的边界区域的宽度变狭窄。同时，能够避免RIE对硅衬底1表面的损伤。其结果，就能够提高外延硅层15的结晶性。
利用喇曼(Raman)分光分析法来评价根据本实施方式制造出的半导体衬底表面的形变状态。其结果，确认出在弛豫硅锗层12上形成了应变硅层21，在外延硅层15上形成了无形变的弛豫硅层22。
在此半导体衬底上，与图15相同，在应变硅区域A3中，例如形成nMOS，在弛豫硅区域B1中，例如形成沟槽DRAM单元。评价此半导体器件的工作的结果，与由现有技术制造出的半导体器件比较，确认出工作速度更快，存储单元的漏电流更低。
由此，就能够制造出在表面上以大致相同的高度形成了具有应变硅层21的应变硅区域A3和具有无形变的弛豫硅层22的弛豫硅区域B1两者的半导体衬底。并且，通过使用此半导体衬底，就能够制造出比用现有方法制造出的半导体器件更高速且更高性能的半导体器件。
根据在此公开的实施方式的说明，本领域普通技术人员就能够实施本发明，还能够容易地实现这些实施方式的各种变化。因此，在此定义的通用原理，在未脱离本发明的精神及范围的条件下，可以适用于其它实施方式。因此，本发明的宗旨不限于在此公开的实施方式、并能够适用于与在此公开的原理及优越特性相符合的宽范围。
本领域技术人员可容易获得附加的优点并进行改进。因此，本发明的范围并不限于说明书中所展示和描述的具体细节及典型的实施例。因而，在不脱离由所附的权利要求及其等同物所限定的发明构思的精髓和范围的条件下，可以进行各种变更。
权利要求
1.一种半导体衬底，包括支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含在上述支持衬底的上方以其表面与上述第一硅层表面大致相同的高度形成的、具有应变的第二硅层；以及在上述第一半导体区和第二半导体区的界面处的绝缘膜。
2.根据权利要求1所述的半导体衬底，其中，上述第一硅层是无应变的硅层。
3.根据权利要求1所述的半导体衬底，其中，上述第一半导体区包含在上述支持衬底的上方隔着第三硅层形成的第一硅层，上述第二半导体区包含在上述支持衬底的上方隔着硅·锗层形成的、具有应变的第二硅层。
4.根据权利要求1所述的半导体衬底，其中，上述第一半导体区包含在上述支持衬底的上方隔着第三硅层形成的第一硅层，上述第二半导体区包含在上述支持衬底的上方隔着绝缘层及硅·锗层形成的、具有应变的第二硅层。
5.根据权利要求1所述的半导体衬底，其中，上述第一半导体区包含在上述支持衬底的上方隔着第三硅层及第一硅·锗层形成的第一硅层，上述第二半导体区包含在上述支持衬底的上方隔着绝缘层及第二硅·锗层形成的具有应变的第二硅层。
6.根据权利要求1所述的半导体衬底，其中，上述第二半导体区包含在上述支持衬底的上方隔着具有凹腔的硅·锗层形成的、具有应变的第二硅层。
7.根据权利要求1所述的半导体衬底，其中，上述第一半导体区包含在上述支持衬底的上方隔着第三硅层及第一硅·锗层形成的第一硅层，上述第二半导体区包含在上述支持衬底的上方隔着第二硅·锗层形成的、具有应变的第二硅层。
8.一种半导体器件，包括支持衬底；第一半导体区，包含在上述支持衬底的上方隔着第一硅层形成的第二硅层；第二半导体区，包含在上述支持衬底的上方隔着硅·锗层形成的、具有应变的第三硅层，该第三硅层表面以与上述第二硅层表面大致相同的高度形成；在上述第一半导体区和第二半导体区之间形成的元件隔离绝缘膜之下的上述第一半导体区和第二半导体区的界面处形成的绝缘膜；在上述第一半导体区内形成的沟槽型存储器单元；以及在上述第二半导体区内形成的场效应晶体管。
9.根据权利要求8所述的半导体器件，其中，上述第二半导体区，包含在上述支持衬底的上方隔着绝缘层及硅·锗层形成的、具有应变的第三硅层，该第三硅层表面以与上述第二硅层表面大致相同的高度形成。
10.一种半导体器件，包括支持衬底；第一半导体区，包含在上述支持衬底的上方隔着第一硅层及第一硅锗层形成的第二硅层；第二半导体区，包含在上述支持衬底的上方隔着绝缘层及第二硅·锗层形成的形变的、具有应变的第三硅层，该第三硅层表面以与上述第二硅层表面大致相同的高度形成；在上述第一半导体区和第二半导体区之间形成的元件隔离绝缘膜之下的上述第一半导体区和第二半导体区的界面处形成的绝缘膜；在上述第一半导体区内形成的第一场效应晶体管；以及在上述第二半导体区内形成的、具有与上述第一场效应晶体管不同导电类型的第二场效应晶体管。
11.一种半导体衬底的制造方法，包括在包含第一半导体层的半导体衬底上形成第一绝缘膜；构图上述第一绝缘膜；去除上述半导体衬底的一部分，以形成凹部；在整个表面上淀积第二绝缘膜；去除上述凹部的底面上的上述第二绝缘膜；在上述凹部上形成与上述第一半导体层不同材料的第二半导体层；去除上述第一半导体层表面的上述第一及第二绝缘膜；在上述第一半导体层上形成第一硅层、同时在上述第二半导体层上按照与上述第一硅层的表面大致相同的高度来形成第二硅层。
12.根据权利要求11所述的半导体衬底的制造方法，其中，上述第一半导体层是硅·锗层；上述第二半导体层是硅层。
13.根据权利要求11所述的半导体衬底的制造方法，其中，上述半导体衬底包含在支持衬底的上方隔着绝缘层形成的硅·锗层。
14.根据权利要求13所述的半导体衬底的制造方法，其中，去除上述硅·锗层和上述绝缘层，以形成上述凹部。
15.根据权利要求13所述的半导体衬底的制造方法，其中，在上述第二半导体层的上方隔着第二硅·锗层形成有上述第二硅层。
16.根据权利要求11所述的半导体衬底的制造方法，其中，上述第一硅层是应变硅层，上述第二硅层是弛豫硅层。
17.一种半导体衬底的制造方法，包括去除在支持衬底上隔着硅·锗层而形成第一硅层的衬底的第一硅层；在整个表面上形成第一绝缘膜；构图上述第一绝缘膜；去除上述硅·锗层及上述支持衬底的一部分；在支持衬底上及上述硅·锗层的侧面上形成第二绝缘膜；去除上述支持衬底上的上述第二绝缘膜；在上述支持衬底上形成第二硅层；去除上述硅·锗层表面上的上述第一及第二绝缘膜；在上述第二硅层上形成第三硅层、同时在上述硅·锗层上按照与上述第三硅层的表面大致相同的高度来形成第四硅层。
18.一种半导体衬底的制造方法，包括在支持衬底上形成第一绝缘膜；构图上述第一绝缘膜；去除上述支持衬底的一部分，以形成凹部；在整个表面形成第二绝缘膜；去除上述支持衬底的凹部上的上述第二绝缘膜；在上述支持衬底的凹部上形成硅·锗层；在上述硅·锗层中形成沟槽；在氢气氛下热处理上述支持衬底，在上述硅·锗层中形成凹腔；去除上述支持衬底表面上的上述第一绝缘膜；在上述支持衬底上形成第一硅层、同时在上述硅·锗层上按照与上述第一硅层的表面大致相同的高度形成第二硅层。
19.一种半导体衬底的制造方法，包括在支持衬底上形成第一绝缘膜；构图上述第一绝缘膜；在整个表面上形成第一硅·锗层；去除上述第一绝缘膜上的第一硅·锗层，形成凹部；在整个表面上淀积第二绝缘膜；去除上述凹部的上述第二绝缘膜；在上述支持衬底上形成第一硅层；去除上述第一硅·锗层表面上的上述第二绝缘膜；在上述第一硅层上形成第二硅·锗层、与上述第二硅·锗层同时地在上述第一硅·锗层上形成第三硅·锗层；在上述第二硅·锗层上形成第二硅层、同时在上述第三硅·锗层上按照与上述第二硅层的表面大致相同的高度来形成第三硅层。
全文摘要
本发明提供一种半导体衬底及其制造方法以及使用此半导体衬底的半导体器件，该半导体衬底包括具有大致相同高度的应变硅区域及弛豫硅区域。根据在此公开的本发明的实施方式的半导体衬底，包括支持衬底；第一半导体区，包含在上述支持衬底的上方形成的第一硅层；第二半导体区，包含按照与上述第一硅层表面大致相同的高度在上述支持衬底的上方形成的、具有应变的第二硅层；以及在上述第一半导体区和第二半导体区的界面处的绝缘膜。
文档编号H01L27/085GK1670956SQ20051005530
公开日2005年9月21日 申请日期2005年3月15日 优先权日2004年3月16日
发明者永野元, 水岛一郎, 宫野清孝 申请人:株式会社东芝