专利名称：具有记忆胞的元件及具有记忆胞阵列的元件的制造方法
技术领域：
本发明涉及一种具有浮置闸极记忆胞的元件的制造方法，且特别是涉及可整合至逻辑电路中的一种具有二位元浮置闸极记忆胞阵列的元件的制造方法。
背景技术：
唯读记忆体中包括许多的记忆胞，是为一种具有记忆储存功能的一半导体元件。其中，唯读记忆体可以是罩幕式唯读记忆体、可程式唯读记忆体、可抹除且可程式唯读记忆体或是可电除且可程式化唯读记忆体。快闪记忆体是为一种可电除且可程式化唯读记忆体，但是基于其简单化的阵列结构，可达到高元件密度及低成本的目标。然而，简单化的阵列结构意指快闪记忆体写入的速度较慢，而且其抹除的方式以逐区方式为基础，在各种不同系统中大幅增加的快闪记忆体部署的情况下，这些缺点尚不能够避免。
快闪记忆体记忆胞与其它可电除且可程式化唯读记忆体的记忆胞为了储存电荷，在控制闸极下方皆有一浮置闸极。其中，这些浮置闸极的材质例如是多晶硅或是金属。氮化硅唯读记忆体和其它种类的可电除且可程式化唯读记忆体不同的地方在于其使用氮化硅介电层作为电荷陷入层使用。基于氮化硅高紧密组成的特性，热电子由金氧半导体晶体管穿遂陷入氮化硅层，形成一不均匀的电荷浓度分布，可增加资料读取速度及避免电流泄漏。
以氮化硅为基础的快闪记忆体，其每一个记忆胞包括在半导体基底中形成一源极与一汲极。此外，在半导体基底表面上源极汲极之间依序形成一底氧化硅层、一氮化硅层及一顶氧化硅层，因此可以形成一浮置闸极以储存电荷。另外，在氧化硅-氮化硅-氧化硅结构上形成控制资料存取的控制闸极。
快闪记忆体的状态是依照浮置闸极的电荷浓度来决定的，而快闪记忆体的操作是依照浮置闸极中电荷的注入及移除的技术来决定的。因此，当程式化资料写入时，一高电压施加于控制闸极上，以使从源极而来的热电子穿过氧化硅层并注入浮置闸极中的氮化硅层，可增加启始电压以读取资料。当抹除资料时，热电洞注入浮置闸极中的氮化硅层并达到和电子相同的位置以和这些电子相互抵销，由此可抹除此物件。
在早期的可电除且可程式化唯读记忆体元件，包括早期的快闪记忆体，其每一个记忆胞仅能储存一位元的资料。很快地，发展出二位元的的记忆胞，其中一个记忆胞可以储存二位元的资料，储存的位置在通道的两末端。其中，源极的扩散用来程式化其中一个位元，汲极的扩散用来程式化另一个位元。二位元的记忆胞在设计上所使用的介电电荷陷入层的材料例如是氮化硅。但是这个方法并不是完美的，不论氮化硅的介电特性如何，电荷容易从同一氮化硅层的一电荷储存区域泄漏至另一电荷储存区域而产生干扰。另外，因为电子和电洞在氮化硅层中不同的扩散特性，使得电洞注入进行抹除时并非完全覆盖于氮化硅层中的电荷区域，而造成抹除不完全的现象。
为了解决这些问题，许多快闪记忆体结构在氮化硅层的横向两电荷储存区域之间具有一隔离区域。在一些元件中，隔离区域是在横向上两电荷储存区域之间值入特定的一些离子所形成，以增加此区域中氮化硅层的绝缘电容。在其它元件中，隔离区域是由对氧化硅-氮化硅-氧化硅结构中央区域进行一蚀刻制程所形成。
近来，发展出许多具有分离的电荷储存层的二位元记忆体元件的制造方法，但仍存在一些缺点。例如，一些习知的制造方法所形成的电荷陷入层为弯曲的形状，造成垂直方向上具有不同的厚度。对电子或电洞注入区域而言，此一结构可以减少弱的或是不受控制的电场。
其它习知技术可以制造出具有正常垂直厚度的平坦电荷陷入区域，但是在将制程整合至此记忆体元件逻辑区域的制造流程中，并无法有效整合。举例来说，将快闪记忆体的制造方法整合至逻辑元件的制造流程时，在氧化硅-氮化硅-氧化硅结构中的顶氧化硅层厚度与逻辑晶体管的闸氧化硅层的厚度之间，并非为一最佳的厚度关系。又举另一个例子来说，当必须对闸氧化层表面进行清洗且氧化硅-氮化硅-氧化硅结构的脆弱的顶氧化硅层又暴露出来时，此脆弱的顶氧化硅层将受到破坏。
在习知的其它方法中，有对氧化硅-氮化硅-氧化硅层进行一蚀刻制程，而形成二位元的隔离区域，但是此一方法一样会破坏经蚀刻制程后余留下来氧化硅-氮化硅-氧化硅层中脆弱的顶氧化层。
在习知的其它方法中，包括使用一附加的微影罩幕步骤，此一步骤限制了记忆胞的密度。此外，如果此一罩幕步骤用来定义相对于氧化硅-氮化硅-氧化硅层长度的二位元隔离区域在横向上的位置，此罩幕只要稍有对不准的情状，将会在氧化硅-氮化硅-氧化硅层上产生明显的不对称。
因此，迫切需要一种具有二位元浮置闸极记忆胞阵列的元件的制造方法，以解决上述习知技术的问题。
发明内容
本发明的保护范围当视后附的申请专利范围所界定者为准，以下仅概略描述本发明本发明的观点。故下述说明并不影响本发明的申请专利范围所保护的范围。
概略来说，本发明至少解决了上述习知浮置闸极记忆体元件制造方法中的一些问题。在一较佳实施例中，首先提供一基底，且在基底上形成一氧化硅-氮化硅-氧化硅材料层。接着，移除逻辑电路区中的氧化硅-氮化硅-氧化硅材料层，并形成一氧化硅取代之。其中，此一氧化硅在逻辑电路区中作为闸氧化层使用。然后，在整个晶圆上形成一保护层，其材质例如是多晶硅。此外，在记忆胞区中，在埋入式扩散区上形成埋入式扩散氧化元件，再于晶圆上形成一附加材料层，较佳的是多晶硅层。其中，此一附加材料层沉积并形成多数间隙壁元件，且这些间隙壁元件是倚靠着埋入式扩散氧化元件。之后，对氧化硅-氮化硅-氧化硅材料层进行蚀刻以在记忆胞的二位元之间形形成一隔离沟渠。其中，完成对氧化硅-氮化硅-氧化硅材料层的蚀刻，并穿透氧化硅-氮化硅-氧化硅材料层上方的多晶硅衬里层的制程，是以倚靠在埋入式扩散氧化元件的侧壁上的多晶硅间隙壁作为自我对准的蚀刻罩幕。另外，此多晶硅间隙壁同样可在蚀刻制程中保护氧化硅-氮化硅-氧化硅材料层中的顶氧化层。继之，在隔离沟渠中形成一绝缘体，且在绝缘体上形成闸极导体。
在本实施例中的电荷储存结构式具平坦的表面而非曲面，且此制程可有效整合到原件的逻辑电路区的制程中。例如氧化硅-氮化硅-氧化硅结构中顶氧化层的厚度与逻辑晶体管中闸氧化层的厚度可分别进行控制。此外，在对逻辑电路区中的闸氧化层上表面进行清洗时，并不会破坏氧化硅-氮化硅-氧化硅结构中易受破坏的顶氧化层，原因在于进行清洗时，是于顶氧化层上覆盖另一材料层。再者，此一制程将使用高解析度光罩的步骤降到最少。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1～图13所示为本发明一较佳实施例的制造流程剖视图。
图14是绘示图13的结构中相关元件的俯视图。
110基底112电荷储存结构114记忆胞区116分隔线118逻辑电路区120、122n型井区124p型井区126、128p井掺杂区
130场氧化层132底介电层134电荷储存层136顶介电层210闸氧化层212、1310多晶硅层310牺牲材料层412开口414埋入式扩散线510、610、1010氧化层810多晶硅间隙壁910隔离沟渠912电荷储存区域1210、1212电荷储存区域1312硅化钨层1314控制闸极具体实施方式
下文中所描述的内容，可使习知此技术领域者制造及使用本发明，并详述其特殊应用及操作上所需的必要条件。任何熟习此技艺者，可轻易对本发明所揭露的实施例进行修饰，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。因此，本发明并不限定于本文中所提及的实施例，其范围与本文中所揭露的原则及特征最广的范围一致。
图1～图13是绘示本发明一较佳实施例的制造流程剖面图。首先，请参阅图1所示，形成一底材，且在此底材的表面是形成具有电荷储存结构112的一基底110。在本发明其它实施例中，可在基底的表面上或是表面下形成电荷储存结构，并没有限定此电荷储存结构一定要在基底的表面上或是表面下，且电荷储存结构的型态也不限于本实施例所提出的型态。
接着，将在图1的底材上形成逻辑元件及记忆体元件。如图1所绘示，在分隔线116右边的区域为记忆胞区114，在分隔线116左边的区域为逻辑电路区118。基本上，记忆胞区与逻辑电路区的差别在于，在记忆胞区具有浮置闸极晶体管，而在逻辑电路区具有习知的场效晶体管。如图1所绘示的基底110包括在逻辑电路区118中有n型井区120、p型井区124、p井掺杂区126及场氧化层130，另一方面，在记忆胞区114中有n型井区122、p井掺杂区128。虽然在图1中逻辑电路区与记忆胞区为两分离的区域，但是在其它实施例中，单一晶圆中会有记忆胞区分布在多数个逻辑电路区中，且反之亦然。
在非挥发性记忆体中，电荷储存结构112是为一用以储存电荷的材料层。典型的电荷储存结构112是由三层材料层所组成，即一底氧化层132、一电荷储存层134及一顶氧化层136。其中，底氧化层132与顶氧化层136的材质例如是氧化硅。电荷储存层134的材质例如是导体材料(如多晶硅或是金属)，其材质也可以是电荷陷入材料，例如是介电材料中的氮化硅、三氧化二铝(Al2O3)、氢氟氧化硅(HFOx)、氧化锆(ZrO)或是其它金属氧化硅。在其他较佳实施例中，电荷储存结构112并不一定为图1中所示的三层结构。其它种类的电荷陷入材料层的形式，例如是电荷储存位置分散且遍部于一材料层的部分地区或是全部的材料层。其中，此材料层可由多数层的次材料层所组成的复核材料层，且材料层可以视其操作条件的需要进行图案化制程。然而，上述各实施例并不用以限定本发明。
请参阅图1，本发明一较佳实施例中，电荷储存结构112为三层材料层堆叠的结构，底氧化层132与顶氧化层136的材质例如是氧化硅，且电荷储存层134的材质例如是氮化硅。因此，电荷储存结构112是为一氧化硅-氮化硅-氧化硅结构。而在一硅基底上形成氧化硅-氮化硅-氧化硅结构的技术为习知此技术着所熟知，在此不再赘述。
在一些习知的制程中，与逻辑电路制程整合之后，氧化硅-氮化硅-氧化硅结构中的顶氧化层与逻辑电路区中习知场效晶体管的闸氧化层之间会有一互相依存的关系。特别是，在许多制程中，氧化硅层是为在晶圆上各区域沉积一材料层所形成，导致氧化硅-氮化硅-氧化硅结构中的顶氧化层与逻辑电路区中习知场效晶体管的闸氧化层会具有相同的厚度。为了避免这个问题发生，在图1中的氧化硅-氮化硅-氧化硅结构沉积之后，在氧化硅-氮化硅-氧化硅结构上形成一光阻层(未绘示)，并移除逻辑电路区118上的光阻层。请参照图2，对氧化硅-氮化硅-氧化硅复合材料层进行一蚀刻制程，以移除逻辑电路区118上的氧化硅-氮化硅-氧化硅复合材料层，蚀刻的方式例如是进行一以甲烷为反应气体源的干式蚀刻制程。较佳的是，在基底110的硅材料损失小于50埃时停止此一蚀刻制程，并在暴露出来的硅基底110上形成一闸氧化层210，其厚度约为150埃，形成的方法例如是进行一热制程。采用本发明的方法，闸氧化层210的厚度可以独立出来，不需和记忆胞区114内电荷储存结构112的顶氧化层的相同。
然后，如图2所示，移除记忆胞区114上的光阻层，并在元件表面上形成一多晶硅层212。在其它实施例中，可用硅化锗(SiGe)取代多晶硅。其中，多晶硅层212沉积的厚度例如是50埃～1000埃，形成的方式例如是以硅甲烷(SiH4)为反应气体源进行一炉管制程。在对记忆胞区114进行一蚀刻制程时，多晶硅层212在逻辑电路区可作为罩幕层使用。另一方面，在进行一蚀刻制程以形成隔离区域时，以及对逻辑电路区118内闸氧化层的后续清洗制程中，多晶硅层212可用以保护电荷储存结构112中顶氧化层136易受破坏的上表面。
接下来，请参阅图3所示，沉积一牺牲材料层310，其材质例如是氮化硅，厚度例如是1000埃～3000埃之间，形成的方法例如是以氨(NH4)/二氯硅烷(SiH2Cl2)/氮气(N2)为反应气体源进行一炉管制程。
再来，请参阅图4所示，在元件表面上形成一光阻层(未绘示)，并且利用一光罩暴露出埋入式扩散区域。此埋入式扩散区域延伸于一个以上的记忆胞下方，形成一条导体N+掺杂线(字元线)。接着，在此埋入式扩散区域进行一个四个步骤的蚀刻制程。首先，以甲烷(CH4)与溴化氢(HBr)为反应气体源对氮化硅牺牲材料层310进行蚀刻。第二个步骤，以溴化氢/氧电浆对多晶硅层212进行蚀刻，并以顶氧化层136作为蚀刻终止层。第三个步骤，以四氟化碳(CF4)为电浆源对氮化硅电荷储存层134上方的顶氧化层136进行蚀刻。最后，以溴化氢、六氟化硫(SF6)及三氟化碳(CHF3)为蚀刻气体对氮化硅电荷储存层134进行蚀刻，并以底氧化层132作为蚀刻终止层。依照上述蚀刻步骤，在埋入式扩散区上方的材料层中形成一开口412。然后，以氮化硅牺牲材料层310及多晶硅层212作为罩幕，穿过开口412进行一离子植入制程，以形成埋入式扩散线414。其中，离子植入制程是包括数个植入制程，例如是进行炉管回火制程、炉管氧化制程及快速热氧化制程。埋入式扩散线414在记忆胞区114中，定义出记忆胞晶体管的横向延伸区域。因此，在每一个记忆胞中，一个埋入式扩散线414作为源极，而另一个埋入式扩散线414作为汲极。此外，基底110横向延伸于两埋入式扩散线414之间的部分是组成晶体管的通道区，且电荷储存结构112横向延伸于一对埋入式扩散线414之间的部分是包含一浮置闸极。
如上所述，一特殊材料层在一特殊制程步骤中作为罩幕层使用，在此特殊制程进行的过程中出现上面的材料层，不论是上层材料层或是中间的材料层，都会被图案化而具有和特殊材料层相同的图案。换句话说，如果此一结构包括两相同图案的材料层，其中一材料层或是两相同图案的材料层，皆可在一特殊制程中作为罩幕层使用。在此一特殊制程中出现的放在特殊材料层下面的材料层，都具有和特殊材料层相同的图案，在特殊制程步骤中，无法阻止特殊材料层作为罩幕层使用。其中，材料层在其它材料层“上方”或是“下方”意指在各种不同的实施例中，此材料层之间是藉由一层或是多层中间层所分隔。如果没有中间层，称之为“直接上方”或是“直接下方”。同样的诠释方式，可用以解释这里所提及的把其它材料层放在上面、把其它材料层放在下面或是放在其它材料层上方。
接下来，请参阅图5所示，形成另一氧化层510，其形成的方式例如是进行一高密度电浆化学汽相沉积法，厚度例如在1000埃～3000埃之间。其中，氧化层510是形成在元件的表面上，填满开口412并覆盖埋入式扩散线414。然后，请参照图6，除了逻辑电路区118外，在结构上形成一光阻层(未绘示)。下一步，对氧化层510进行一回蚀刻制程，并以氮化硅牺牲材料层310作为蚀刻终止层。随后进行的蚀刻制程例如是，以四氟化碳及三氟化碳为反应气体进行一干式蚀刻制程，此一主制程具有一蚀刻终止点，再以八氟化碳(C4F8)、氮气及一氧化碳(CO)进行一具有时间控制的过蚀刻制程。继之，移除晶片上的光阻层，并将晶圆进行一氧化浸润制程，使氮化硅牺牲材料层310边缘暴露出来。此时余留在埋入式扩散线414上方开口412中的氧化层510是形成氧化层610，且氧化层610将用于后续自对准的制程步骤中。在此可以看到，氧化层610具有延伸的侧壁(未标示)且高于电荷储存结构112中顶氧化层136的上表面。
接着，请参阅图7所示，移除氮化硅牺牲材料层310，移除的方法例如是以稀释氟化氢(DHF)、磷酸(H3PO4)及氯化硫(SCl)为剥除剂进行一剥除制程。此时，闸氧化层210及多晶硅层212余留在元件的逻辑电路区中，另一方面多晶硅层212余留在记忆胞区114中，以保护电荷储存结构112中的顶氧化层136。然后，请参阅图8所示，在晶圆上沉积一层衬里多晶硅层(未标示)，其厚度例如是50埃～800埃，其形成方法例如是以硅甲烷为反应气体源进行一炉管制程。其中，衬里多晶硅层加厚在闸氧化层210及电荷储存结构112上多晶硅层212的厚度。此外，衬里多晶硅层形成于记忆胞区氧化层610的上表面上，且更进一步在氧化层610的侧壁形成多晶硅间隙壁810。在一些实施例中，图8中的衬里多晶硅层其材质并不一定要和图2中的多晶硅层212相同。在本实施例中，衬里多晶硅层与多晶硅层212是为同一材质，多晶硅间隙壁810在垂直方向上的厚度大于电荷储存结构112上方用以保护电荷储存结构112的衬里多晶硅层，所以在进行蚀刻制程时，在穿透多晶硅间隙壁810之前会先穿透电荷储存结构112上的衬里多晶硅层。这里所提及的“垂直”指的是垂直于基底的表面，任何特膜层的“垂直”方向可能会也可能不会一致，原因在于膜层的表面呈现倾斜或是不平坦，是因为在膜层上所进行的各种制程步骤及各种非重共平面特性所导致。这里指的“横向”大体上是和基底面平行的方向。
因此，在进行图8中的制程步骤后，此晶圆包括一基底110，此基底110包括一记忆胞区114及一逻辑电路区118。其中，在记忆胞区114中，晶圆具有一电荷储存结构112，此电荷储存结构112具有一氧化硅-氮化硅-氧化硅结构，以及在电荷储存结构112上具有用以保护电荷储存结构112的衬里多晶硅层212。另外，埋入式扩散氧化层610配置在基底110中相对应的埋入式扩散线414上方并垂直延伸穿透电荷储存结构112至电荷储存层134。其中，埋入式扩散氧化层610上具有一侧壁，侧壁是高于电荷储存结构112的上表面并邻接于埋入式扩散氧化层610，更进一步在电荷储存结构112上沿着的埋入式扩散氧化层610的侧壁形成一多晶硅间隙壁810。另一方面，在逻辑电路区118中，多晶硅层212形成在闸氧化层210上，并保护闸氧化层210，且该闸氧化层210位于基底110上方。
然后，请参阅图9所示，除了晶圆上的记忆胞区114之外，在晶圆上形成一光阻层(未绘示)。接着，对记忆胞区114进行一非等向性蚀刻制程，在每一记忆胞中形成一自我对准的隔离沟渠910。此一制程步骤是用以隔离氧化硅-氮化硅-氧化硅电荷陷入材料中的闸极节点，且氧化硅-氮化硅-氧化硅结构中的闸极可以控制电场，进而控制电子或是电洞陷入于氧化硅-氮化硅-氧化硅结构中。其中，此一蚀刻制程例如是以溴化氢(HBr)/氧电浆进行一蚀刻制程并穿过多晶硅层212，并以顶氧化层136为蚀刻终止层。然后，以四氟化碳为反应气体源进行一蚀刻制程并穿过顶氧化层136，并以电荷储存层134为蚀刻终止层。接下来，以溴化氢、六氟化硫及三氟化碳为反应气体源进行一蚀刻制程并穿过电荷储存层134，并以底氧化层132为蚀刻终止层。在其它实施例中，若有需要的话更可以进行蚀刻制程以穿过底氧化层132。在图9的制程步骤中，使用多晶硅间隙壁810作为罩幕，以进行自我对准的蚀刻制程，因此可保护易受破坏的顶氧化层136。如同所看到的，在进行图9中的制程步骤后，在每一个记忆胞中形成两个狭窄的电荷储存区域912，且位于两相邻的氧化层610的相对的侧壁上，并藉由隔离沟渠910进行电性隔离。
再则，请参阅图10～图12所示，是绘示填满隔离沟渠910的三步骤制程。首先，请参阅图10所示，移除晶圆上的光阻层并在基底110上形成一氧化层1010，其是由绝缘材料所形成的，其厚度例如是500埃～2000埃。较佳的是，此氧化层1010例如是以四乙基邻硅酸盐为反应气体源所形成的氧化层。其中此氧化层1010填满隔离沟渠910，并形成于晶圆横向表面上。请参照图11及图12，分别对逻辑电路区118与记忆胞区114中的氧化层1010进行回蚀刻制程。更详尽的说，首先，请参照图11，除了逻辑电路区118之外，在晶圆上形成一光阻层。接着，对被光阻层所暴露出来的氧化层1010进行一蚀刻制程，并以多晶硅层212为蚀刻终止层，因此可移除逻辑电路区118中全部的氧化层1010。然后，请参考图12，首先，移除光阻层并暴露出记忆胞区114中的氧化层1010，例如是进行一氧化浸润制程以回蚀刻此氧化层1010。此蚀刻制程将一直进行，直到晶片上隔离沟渠910中的氧化层1010高度约和电荷储存结构112的上表面一样高为止。
在其它实施例中，此一蚀刻制程会停止于隔离沟渠910中的氧化层1010仍具有较高的高度的时候，或是在进行蚀刻制程之后，氧化层1010的高度会低于电荷储存结构112的上表面。不论如何，形成在隔离沟渠910中的氧化层1010，至少要高于电荷储存结构112中电荷储存材料的上表面，以维持电荷储存材料与闸极导体层(将于后续制程步骤形成)间的电性绝缘。请参照图10，在图10的范例中，电荷储存材料例如是三明治结构中，夹在顶氧化层136与底氧化层132间的电荷储存层134，而在图12中，在隔离沟渠910中的氧化层1010经蚀刻后的高度，至少要高于电荷储存层134的上表面。然而，较佳的是，此一蚀刻制程停在隔离沟渠910中氧化层1010的上表面和电荷储存结构112的上表面在同一平面的时候，可提供控制闸极(于后续制程中形成)在通道区的延伸区中有一共同的底面。
另外，在形成控制闸极多晶硅之前，先对隔离沟渠910中的氧化层1010上表面进行一清洗制程，例如是利用氢氟酸进行清洗。其中，多晶硅层212可以保护闸氧化层210在清洗过程中不会受到破坏。
如图12所示，进行一氧化浸润制程后留下一结构，在此结构中每一记忆胞由横向相邻的两埋入式扩散线414(字元线)所界定，且此结构在横向两埋入式扩散线414之间具有一电荷储存结构112。此外，被氧化材料填满的隔离沟渠910，是用以隔离电荷储存结构112中两相对的电荷储存区域1210及1212，且电荷储存区域1210及1212是配置于相对的多晶硅间隙壁810下方。虽然多晶硅间隙壁810是导体，但是藉由电荷储存结构112中的顶氧化层136与电荷储存区域1210及1212进行隔离。在逻辑电路区118中，闸氧化层210是配置于多晶硅层212下方。
在另一较佳实施例中，间隙壁是绝缘体而非导体，则在此实施例中的间隙壁会被移除。较佳的是，间隙壁是导体，且其材质为多晶硅，如此一来，就能够不必再多一道步骤以移除间隙壁。
接着，请参阅图13所示，在晶圆上沉积另一多晶硅层1310，再在多晶硅层1310上形成一硅化金属层，是为硅化钨层1312。其中，多晶硅层1310填满多晶硅间隙壁810间的缺口，因此在每一个记忆胞的通道区上形成一均均的导体材料。而且，多晶硅层1310与硅化钨层1312的复合层高度高于基底110上的氧化层610，因此，此复合层可被图案化而形成记忆胞阵列的控制闸极。然后，进行一微影蚀刻制程以图案化多晶硅层1310与硅化钨层1312的复合层，并形成逻辑电路区118中场效晶体管的控制闸极(未标示)，以及记忆胞区114中的控制闸极1314。
由上述可知，图1～图13的实施例制造出二位元记忆胞，其中电荷储存结构是为平坦的表面，例如在横向延伸的范围均具有大体上一致的厚度，且因此更容易控制电子和电洞在电荷储存区域中的分布。(这里所谓的“大体上一致的厚度”指的是在制程的容忍范围内。举例来说，经由单一步骤形成一材料层，其中在整个表面上沉积一相对平坦的材料层，很可能会有“大体上一致的厚度”，但是不一定会有“大体上一致的高度”，例如在一凸起或是升高的底材料层上形成此材料层。)其中，此平坦的电荷储存结构是起因于在制程的早期阶段中，于一平坦的下层材料层(基底)上形成，再进行一选择性蚀刻，而非在之后的步骤才形成隔离的电荷储存结构。
另一方面，在图1～图13的实施例中，有效的将元件中的逻辑电路区的制程进行整合。更详尽的说，例如氧化硅-氮化硅-氧化硅结构中顶氧化层的厚度与逻辑晶体管中闸氧化层的厚度可分别进行控制。举例另一个例子来说，在对逻辑电路区中的闸氧化层上表面进行清洗时，并不会破坏氧化硅-氮化硅-氧化硅结构中易受破坏的顶氧化层，原因在于进行清洗时，是于顶氧化层上覆盖另一材料层。此外，在对氧化硅-氮化硅-氧化硅结构进行一蚀刻制程以形成二位元隔离区域时，氧化硅-氮化硅-氧化硅结构余留下来的部分，因为在其上方覆盖多晶硅间隙壁，所以不会受到破坏。
此外，在图1～图13的实施例中，需要两道高解析度的光罩步骤，也就是在图4中定义出埋入式扩散线，以及在图13中图案化形成3个多晶硅控制闸极。至于，在电荷储存结构中的隔离沟渠是利用自我对准的蚀刻制程形成，毋须在此步骤中多加一道高解析度的光罩步骤。
图14是绘式图13中元件的记忆胞区114经图案化后部分区域的上视图。如图14所示，记忆胞形成一规则的阵列，其中每一条埋入式扩散线414(位元线)在Y方向上延伸并穿过至少一个记忆胞，并横穿过下方至少一个控制闸极1314。上述所谓记忆胞阵列，简单的说就是多于一个记忆胞的结构。典型的阵列具有一规则的结构，如图14中所绘示，但是此一规则的结构并不是必要的。
在本文中，当提及“第一”或是“第二”以用来描述材料层或是元件时，这些文字是用以提供结构上的区别，以及在后续提及这些元件时能够明确的指出此一元件。其中，这些文字并不意指具有时间顺序的关系。
虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何熟习此技艺者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰。例如，当进行一特殊步骤时，作为说明的特定化学物质设定完成后，习知此技艺者将能够以许多替代的化学物跟反应机制来进行此一特殊步骤。另外，没有任何的限制，可藉由参考本发明所提出的实施例，在这个技术领域的任何专利应用进行描述、联想或是合并的各种变化。本文中所提出的实施例是用以解释本发明的原则及实际的应用，因此熟知此一技术领域者，可经由本发明所提出的各实施例加以修饰，而设计出适合于特殊应用的功能。因此本发明的保护范围当视后附的申请专利范围所界定者为准。
权利要求
1.一种具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其包括以下步骤提供一材料，该材料包括具有一记忆胞区的一基底，该基底中具有形成于该记忆胞区中的一复合电荷储存结构，且在该复合电荷储存结构上形成一保护衬里材料层，该材料更包括在该记忆胞区中多数个埋入式扩散氧化元件，该些埋入式扩散氧化元件是至少覆盖于该基底中相对应的多数个埋入式扩散区上，该些埋入式扩散氧化元件垂直延伸穿过该复合电荷储存结构，至少向下穿过该复合电荷储存结构的所有电荷储存次材料层，该埋入式扩散氧化元件具有多数个侧壁，且该些侧壁高于该复合电荷储存结构的上表面，且该复合电荷储存结构是邻接于该些埋入式扩散氧化元件，该复合电荷储存结构更具有横向延伸于两埋入式扩散氧化元件之间的一隶属部分，该材料更包括多数个间隙壁元件，且该些间隙壁元件位在该复合电荷储存结构上，并倚靠着该些埋入式扩散氧化元件的该些侧壁；以该些间隙壁元件为罩幕，进行一蚀刻制程穿过该复合电荷储存结构的该隶属部分以形成一沟渠，至少向下穿过该复合电荷储存结构的所有电荷储存次材料层；在该沟渠中形成一绝缘体，该绝缘体的一高度至少要高于该复合电荷储存结构的该电荷储存次材料层的上表面；以及形成一闸极导体并覆盖该复合电荷储存结构的该隶属部分的至少一部分上。
2.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在提供该材料的步骤中，所提供的该材料中的该复合电荷储存结构包括一复合材料层，且该复合材料层具有一底绝缘次材料层，该底绝缘次材料层上方为一电荷储存次材料层，该电荷储存次材料层上方为一顶绝缘次材料层，其中，进行蚀刻制程以形成该沟渠的步骤中，至少蚀刻至下方该复合电荷储存结构的该电荷储存次材料层，其中，在该沟渠中形成该绝缘体的步骤中，该绝缘体的一高度至少高于该电荷储存次材料层的上表面。
3.根据权利要求2所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在该沟渠中形成该绝缘体的步骤中，该绝缘体的一高度大体上和该复合电荷储存结构的上表面共平面。
4.根据权利要求2所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在提供该材料的步骤中，所提供的该材料中的该电荷储存次材料层包括一电荷陷入材料。
5.根据权利要求4所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中所述的电荷陷入材料包括氮化硅。
6.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中提供该材料的步骤包括提供一预备材料，该预备材料具有该基底、该复合电荷储存结构、该保护衬里材料层及该些埋入式扩散氧化元件；以及在该预备材料至少一部分上形成该些间隙壁元件。
7.根据权利要求6所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在该预备材料至少一部分上形成该些间隙壁元件的步骤，包括在该复合电荷储存结构的该隶属部分的横向延伸上形成一间隙壁材料，且该些间隙壁材料沿着侧壁形成。
8.根据权利要求7所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中所述的间隙壁材料与保护衬里材料层的材质是为相同的材质。
9.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中所述的间隙壁材料与该保护衬里材料层的材质是为相同的材质。
10.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中该些间隙壁元件是具有导电性。
11.根据权利要求10所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中该些间隙壁元件与该闸极导体是由相同的材质所形成。
12.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在提供该材料的步骤中，包括至少在该记忆胞区中的基板上形成该复合电荷储存结构；至少在该记忆胞区中的该复合电荷储存结构上形成一牺牲材料层；在该埋入式扩散区上形成多数个开口，且该些开口穿透该牺牲材料层及该复合电荷储存结构；以该牺牲材料层为罩幕，植入多数个埋入式扩散；在开口中形成该些埋入式扩散氧化元件，且该些埋入式扩散氧化元件的一高度高于该复合电荷储存结构上表面；以及至少在该记忆胞区中，移除该牺牲材料层。
13.根据权利要求12所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在该些开口中形成该些埋入式扩散氧化元件的步骤，包括在该些开口中及该第一牺牲材料至少一部分上沉积一氧化硅，且该氧化硅填满该些开口，并具有一高度，且该高度高于该牺牲材料层；以及对该氧化硅进行一回蚀刻制程，直到该些开口中的该高度低于该牺牲材料层的上表面，及暴露出部分该牺牲材料层为止。
14.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在该沟渠中形成一绝缘体的步骤，包括在该沟渠中、该些间隙壁元件上及该些埋入式扩散氧化元件上形成一氧化硅；以及对该氧化硅进行一回蚀刻制程，直到该沟渠中的该氧化硅与该复合电荷储存结构的该顶绝缘次材料层的上表面具有相同的该高度，及暴露出部分该些间隙壁元件为止。
15.根据权利要求14所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中形成该闸极导体的步骤，包括在该些间隙壁元件上、该沟渠中的该氧化硅上及该些埋入式扩散氧化元件上形成一闸极导体材料，且该闸极导体材料电性接触于该些间隙壁元件。
16.根据权利要求15所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中所述的闸极导体材料与该些间隙壁元件是由相同的材质所形成。
17.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中形成该闸极导体的步骤，包括在该些埋入式扩散氧化元件至少一部分上形成该闸极导体。
18.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其包括在一逻辑电路区而非该记忆胞区中形成一闸氧化层的步骤，且该闸氧化层具有一厚度，且该厚度和该记忆胞区中该复合电荷储存结构的该顶绝缘次材料层的厚度不同。
19.根据权利要求18所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中所述的闸氧化层具有一厚度，且该厚度大于该记忆胞区中该复合电荷储存结构的该顶绝缘次材料层的厚度。
20.根据权利要求1所述的具有二位元浮置闸极记忆胞的元件的制造方法，其中该材料更具有一逻辑电路区，其特征在于提供该材料的步骤，包括在该基底上形成该复合电荷储存结构；在该逻辑电路区中移除该复合电荷储存结构，至少移除至下方的该底绝缘次材料层；以及在该逻辑电路区形成一闸氧化层。
21.根据权利要求20所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中提供该材料的步骤，更包括在该记忆胞区的该复合电荷储存结构上及该逻辑电路区的该闸氧化层上，形成该保护衬里材料层。
22.根据权利要求21所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中提供该材料的步骤，更包括在形成该保护衬里材料层之后，在该记忆胞区中形成该些埋入式扩散氧化元件及该些间隙壁元件。
23.根据权利要求22所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其更包括在提供该材料的步骤之后，及在进行蚀刻步骤以形成该沟渠之前，在该基底上成一光阻层，是于进行图案化形成该沟渠时，用以保护该逻辑电路区。
24.根据权利要求23所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其更包括在进行蚀刻步骤以形成该沟渠之后，及在形成该闸极导体的步骤之前，移除该光阻层。
25.根据权利要求21所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其更包括在该逻辑电路区中多数个选定的区域上暴露出该闸氧化层。
26.一种具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其包括以下步骤提供一材料，该材料包括具有一记忆胞区的一基底，该记忆胞区具有多数个位元胞配置在一阵列中，该基底中具有形成于该记忆胞区中的一复合电荷储存结构，且在该复合电荷储存结构上形成一保护衬里材料层，该材料更包括在该记忆胞区中多数个氧化元件，该些氧化元件是至少覆盖于该基底中相对应的多数条埋入式位元线上，该些氧化元件垂直延伸穿过该复合电荷储存结构，至少向下穿过该复合电荷储存结构的所有电荷储存次材料层，各该埋入式字元线是横向延伸穿过该记忆胞区中的多数个记忆胞，该氧化元件具有多数个侧壁，且该些侧壁高于该复合电荷储存结构的上表面，且该复合电荷储存结构是邻接于该些氧化元件，在该记忆体区中的各该位元胞是由相对应的一对氧化元件，及横向延伸于相对应且相邻接的两氧化元件之间的一隶属部分所定义出来，各该位元胞更包括多数个间隙壁元件，且该些间隙壁元件位在该复合电荷储存结构上，并倚靠着该些氧化元件的该些侧壁，以定义该些位元胞；以该些间隙壁元件为罩幕，进行一蚀刻制程穿过各该位元胞的该复合电荷储存结构的该隶属部分以形成多数个沟渠，至少向下穿过该复合电荷储存结构的所有电荷储存次材料层；在该些沟渠中形成一绝缘体，该绝缘体的一高度至少要高于该复合电荷储存结构的该电荷储存次材料层的上表面；以及形成一闸极导体并覆盖各该位元胞的该复合电荷储存结构的该隶属部分的至少一部分上。
27.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中在提供该材料的步骤中，所提供的该材料中的该复合电荷储存结构包括一复合材料层，且该复合材料层具有一底绝缘次材料层，该底绝缘次材料层上方为一电荷陷入次材料层，该电荷陷入次材料层上方为一顶绝缘次材料层，其中，进行蚀刻制程以形成该些沟渠的步骤中，至少蚀刻至下方该复合电荷储存结构的该电荷陷入次材料层，其中，在该些沟渠中形成该绝缘体的步骤中，该绝缘体的一高度大体上和该复合电荷储存结构的上表面共平面。
28.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中提供该材料的步骤，包括提供一预备材料，该预备材料具有该基底、该复合电荷储存结构、该保护衬里材料层及该些氧化元件；以及在该预备材料至少一部分上形成该些间隙壁元件。
29.根据权利要求28所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中所述的预备材料至少一部分上形成该些间隙壁元件的步骤，包括在该复合电荷储存结构的该隶属部分的横向延伸上形成一间隙壁材料，且该些间隙壁材料沿着侧壁形成。
30.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中所述的间隙壁材料与该保护衬里材料层的材质是为相同的材质。
31.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中该些间隙壁元件与该闸极导体是具有导电性，且由相同的材料所形成。
32.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中提供该材料的步骤，包括至少在该记忆胞区中的基板上形成该复合电荷储存结构；至少在该记忆胞区中的该复合电荷储存结构上形成一牺牲材料层；在该些埋入式位元线上形成多数个开口，且该些开口穿透该牺牲材料层及该复合电荷储存结构；以该牺牲材料层为罩幕，植入多数个埋入式位元线扩散；在开口中形成该些氧化元件，且该些氧化元件的一高度高于该复合电荷储存结构上表面；以及至少在该记忆胞区中，移除该牺牲材料层。
33.根据权利要求32所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中在该些开口中形成该些氧化元件的步骤，包括在该些开口中及该第一牺牲材料至少一部分上沉积一氧化硅，且该氧化硅填满该些开口，并具有一高度，且该高度高于该牺牲材料层；以及对该氧化硅进行一回蚀刻制程，直到该些开口中的该高度低于该牺牲材料层的上表面，及暴露出部分该牺牲材料层为止。
34.根据权利要求32所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中在该些沟渠中形成一绝缘体的步骤，包括在该些沟渠中、该些间隙壁元件上及该些氧化元件上形成一氧化硅；以及对该氧化硅进行一回蚀刻制程，直到该些沟渠中的该氧化硅与该复合电荷储存结构的该顶绝缘次材料层的上表面具有相同的该高度，及暴露出部分该些间隙壁元件为止。
35.根据权利要求34所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中所述的闸极导体材料与该些间隙壁元件是由相同的材料所形成，且其中形成该闸极导体的步骤，包括在该些间隙壁元件上、该些沟渠中的氧化硅上及该些埋入式扩散氧化元件上形成一闸极导体材料，且该闸极导体材料电性接触于该些间隙壁元件。
36.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中形成该闸极导体的步骤，包括在该些氧化元件至少一部分上形成该闸极导体。
37.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其包括在一逻辑电路区而非该记忆胞区中形成一闸氧化层的步骤，且该闸氧化层具有一厚度，且该厚度和该记忆胞区中该复合电荷储存结构的该顶绝缘次材料层的厚度不同。
38.根据权利要求26所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其中该材料更具有一逻辑电路区，其特征在于提供该材料的步骤，包括在该基底上形成该复合电荷储存结构；在该逻辑电路区中移除该复合电荷储存结构，至少移除至下方的该底绝缘次材料层；以及在该逻辑电路区形成一闸氧化层。
39.根据权利要求38所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其中提供该材料的步骤，更包括在该记忆胞区的该复合电荷储存结构上及该逻辑电路区的该闸氧化层上，形成该保护衬里材料层；以及在该记忆胞区中形成该些氧化元件及该些间隙壁元件。
40.根据权利要求39所述的具有二位元浮置闸极记忆胞阵列的元件的制造方法，其特征在于其更包括在提供该材料的步骤之后，及在进行蚀刻步骤以形成该些沟渠之前，在该基底上成一光阻层，是于进行图案化形成该沟渠时，用以保护该逻辑电路区；以及在进行蚀刻步骤以形成该些沟渠之后，及在形成该闸极导体的步骤之前，移除该光阻层。
41.一种具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其包括提供一材料，该材料包括具有一记忆胞区的一基底，该基底中具有形成于该记忆胞区中的一氧化硅-氮化硅-氧化硅复合膜层，且在该氧化硅-氮化硅-氧化硅复合膜层上形成一多晶硅衬里层，该材料更包括在该记忆胞区中多数个埋入式扩散氧化元件，该些埋入式扩散氧化元件是至少覆盖于该基底中相对应的多数个埋入式扩散位元线上，该些埋入式扩散氧化元件垂直延伸穿过该氧化硅-氮化硅-氧化硅复合膜层，至少向下穿过该氧化硅-氮化硅-氧化硅复合膜层的该氮化硅次材料层，该埋入式扩散氧化元件具有多数个侧壁，且该些侧壁高于该氧化硅-氮化硅-氧化硅复合膜层的上表面，且该该氧化硅-氮化硅-氧化硅复合膜层是邻接于该些埋入式扩散氧化元件，该氧化硅-氮化硅-氧化硅复合膜层更具有横向延伸于两埋入式扩散氧化元件之间的一隶属部分，该材料更包括多数个间隙壁元件，且该些间隙壁元件位在该氧化硅-氮化硅-氧化硅复合膜层上，并倚靠着该些埋入式扩散氧化元件的该些侧壁；以该些间隙壁元件为罩幕，进行一蚀刻制程穿过该氧化硅-氮化硅-氧化硅复合膜层的该隶属部分以形成一沟渠，至少向下穿过该氧化硅-氮化硅-氧化硅复合膜层的该氮化硅次材料层；在该沟渠中形成一氧化硅；以及形成一多晶硅闸极导体并覆盖该氧化硅-氮化硅-氧化硅复合膜层的该隶属部分的至少一部分上。
42.根据权利要求41所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在提供该材料的步骤，包括提供一预备材料，该预备材料具有该基底、该氧化硅-氮化硅-氧化硅复合膜层、该多晶硅衬里层及该些埋入式扩散氧化元件；以及在该氧化硅-氮化硅-氧化硅复合膜层的该隶属部分的横向延伸上形成一间隙壁材料。
43.根据权利要求41所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中提供该材料的步骤，包括至少在该记忆胞区中的基板上形成该氧化硅-氮化硅-氧化硅复合膜层；至少在该记忆胞区中的该氧化硅-氮化硅-氧化硅复合膜层上形成一牺牲材料层；在该埋入式扩散位元线上形成多数个开口，且该些开口穿透该牺牲材料层及该氧化硅-氮化硅-氧化硅复合膜层；以该牺牲材料层为罩幕，植入多数个埋入式扩散；在该些开口中形成该些埋入式扩散氧化元件，且该些埋入式扩散氧化元件的一高度高于该氧化硅-氮化硅-氧化硅复合膜层上表面；以及至少在该记忆胞区中，移除该牺牲材料层。
44.根据权利要求41所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中在该沟渠中形成一氧化硅的步骤，包括在该沟渠中、该些间隙壁元件上及该些埋入式扩散氧化元件上形成一氧化硅；以及对该氧化硅进行一回蚀刻制程，直到该沟渠中的该氧化硅与该氧化硅-氮化硅-氧化硅复合膜层的该顶绝缘次材料层的上表面具有相同的该高度，及暴露出部分该些间隙壁元件为止，其中形成该多晶硅闸极导体的步骤，包括在该些间隙壁元件上、该沟渠中的该氧化硅上及该些埋入式扩散氧化元件上形成一闸极导体材料，且该闸极导体材料电性接触于该些间隙壁元件。
45.根据权利要求41所述的具有二位元浮置闸极记忆胞的元件的制造方法，其特征在于其中所述的材料更具有一逻辑电路区，提供该材料的步骤，包括在该基底上形成该氧化硅-氮化硅-氧化硅复合膜层；在该逻辑电路区中至少移除该氧化硅-氮化硅-氧化硅复合膜层中的该顶氧化硅次材料层及该氮化硅次材料层；进行移除步骤之后，在该逻辑电路区中该氧化硅-氮化硅-氧化硅复合膜层剩余部分的上表面上形成一闸氧化层；在该记忆胞区的该氧化硅-氮化硅-氧化硅复合膜层上及该逻辑电路区的该闸氧化层上，形成该多晶硅衬里层；以及在形成该多晶硅衬里层之后，在该记忆胞区中形成该些埋入式扩散氧化元件及该些间隙壁元件。
全文摘要
一种具有二位元浮置闸极记忆胞的元件的制造方法，首先提供一基底，且在基底上的记忆胞区中形成一复合电荷储存膜层。接着，在复合电荷储存膜层上形成一保护衬里材料层。其中，记忆胞区更包括在基底中的埋入式扩散区上形成氧化元件，以及在复合电荷储存膜层上形成多晶硅间隙壁，且此多晶硅间隙壁倚靠在此氧化元件的侧壁上。此外，更包括以多晶硅间隙壁为罩幕，进行一蚀刻制程穿过横向两氧化元件间的复合电荷储存膜层以形成一隔离沟渠，并在沟渠中形成一绝缘体。然后，形成一闸极导体并覆盖该复合电荷储存结构，且填满两氧化元件间的隔离沟渠。
文档编号H01L21/469GK1707776SQ200510069990
公开日2005年12月14日 申请日期2005年5月11日 优先权日2004年6月10日
发明者潘锡树, 黄仲仁 申请人:旺宏电子股份有限公司