专利名称：不对称铸模的晶片封装体的制作方法
技术领域：
本发明是有关于一种不对称铸模的晶片封装体，且特别是有关于一种具有导线架的晶片封装体。
背景技术：
对动态随机存取记忆体(dynamic random access memory，DRAM)而言，所使用的封装方式可以分为小型J型外引脚封装(small outline J-lead，SOJ)与小型外引脚封装(thin small outline package，TSOP)两种，而此两种的优点为传输速度快、散热佳、以及结构小。然而，若就导线架(leadframe)而言，小型J型外引脚封装与小型外引脚封装又可以分为引脚位于晶片上方(lead on chip，LOC)封装，例如US Patent 4,862,245或者引脚位于晶片下方(chip on lead，COL)，例如US Patent 4,989,068。
图1A绘示习知具有LOC架构的小型外引脚封装体的剖视图。请先参考图1A所示，习知的小型外引脚封装体100a包括一导线架110、一晶片120、一粘着层130、多条第一打线(bonding wire)140a与一封装胶体(moldingcompound)150，其中导线架110具有多个内引脚部112与多个外引脚部114。晶片120固着于内引脚部112下方，而粘着层130配置于晶片120与内引脚部112之间，用以固定晶片120。这些第一打线140a分别电性连接晶片120与内引脚部112之间，而封装胶体150包覆内引脚部112、晶片120、粘着层130与第一打线140a。
值得注意的是，位于外引脚114上方的封装胶体150的厚度D1与位于外引脚114下方的封装胶体150的厚度D2的比例为1∶3，因此当封装胶体150冷凝收缩时，习知的小型外引脚封装体100便容易产生翘曲(warpage)的现象，而造成破坏。
图1B绘示另一习知具有LOC架构的小型外引脚封装体的剖视图。请继续参考图1B，图1B与图1A相似，其不同之处在于另一种习知的小型外引脚封装体100b更包括多条第二打线140b，且导线架110更包括多条汇流条(bus bar)116，且这些汇流条116与这些内引脚部112相邻。此外，这些第二打线140b分别电性连接汇流条116与晶片120之间。然而，此种习知的小型外引脚封装体100b依旧存在着上述的问题。
由此可见，上述现有的晶片封装体在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决晶片封装体存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的不对称铸模的晶片封装体，便成了当前业界极需改进的目标。
有鉴于上述现有的晶片封装体存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的不对称铸模的晶片封装体，能够改进一般现有的晶片封装体，使其更具有实用性。经过不断的研究、设计，并经反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
有鉴于此，本发明的目的就是在提供一种不对称铸模的晶片封装体，其具有较佳的可靠度(reliability)。
此外，本发明的另一目的就是在提供一种不对称铸模的晶片封装体，其具有较小的翘曲(warpage)变形量。
基于上述目的或其他目的，本发明提出一种不对称铸模的晶片封装体，其包括一导线架、一晶片、一粘着层、多条第一打线与一封装胶体，其中导线架包括一导线架本体与至少一扰流板。导线架本体具有多个内引脚部与多个外引脚部。扰流板为向下弯折形成一凹陷部，而扰流板具有一第一端与一第二端，其中第一端与导线架本体连接，且第二端低于内引脚部。晶片固着于这些内引脚部下方，且扰流板位于晶片的一侧。粘着层配置于晶片与这些内引脚部之间，而这些第一打线分别电性连接这些内引脚部与晶片之间。封装胶体至少包覆晶片、这些第一打线、这些内引脚部、粘着层与扰流板，其中位于凹陷部上方的封装胶体的厚度与位于凹陷部下方的封装胶体的厚度的比值大于1，而位于外引脚部下方的封装胶体的厚度与位于外引脚部上方的封装胶体的厚度为不相等，且晶片面积占封装胶体面积的25％以下。
依照本发明实施例，扰流板的第二端可以是弯折成水平。
依照本发明实施例，扰流板为向下弯折以形成凹陷部，再向上弯折，且第二端低于内引脚部。
依照本发明实施例，导线架更包括至少一支撑条(supporting bar)，其连接扰流板的第二端与导线架本体之间。此外，支撑条也可以连接于导线架本体与扰流板侧边之间。
依照本发明实施例，这些内引脚部可以是沉置(down-set)设计。
依照本发明实施例，扰流板可以是具有多个开孔。
依照本发明实施例，导线架更可以包括多条汇流条(bus bar)，且这些汇流条与这些内引脚部相邻。此外，不对称铸模的晶片封装体更包括多条第二打线，其分别电性连接晶片与汇流条之间，而封装胶体更包覆第二打线与汇流条。
基于上述目的或其他目的，本发明提出一种不对称铸模的晶片封装体，其包括一导线架、一晶片、一粘着层、多条第一打线与一封装胶体，其中导线架包括一导线架本体与至少一扰流板。导线架本体具有多个内引脚部与多个外引脚部。扰流板为向下弯折以形成一凹陷部再向上弯折，而扰流板具有一第一端与一第二端，其中第一端与导线架本体连接，且该第二端高于该些内引脚部。晶片固着于这些内引脚部下方，且扰流板位于晶片的一侧。粘着层配置于晶片与这些内引脚部之间，而这些第一打线分别电性连接这些内引脚部与晶片之间。封装胶体至少包覆晶片、这些第一打线、这些内引脚部、粘着层与扰流板，其中位于外引脚部下方的封装胶体的厚度与位于外引脚部上方的封装胶体的厚度为不相等。
依照本发明实施例，扰流板的第二端可以是弯折成水平。
依照本发明实施例，导线架更包括至少一支撑条(supporting bar)，其连接扰流板的第二端与导线架本体之间。此外，支撑条也可以连接于导线架本体与扰流板侧边之间。
依照本发明实施例，这些内引脚部可以是沉置(down-set)设计。
依照本发明实施例，扰流板可以是具有多个开孔。
依照本发明实施例，导线架更可以包括多条汇流条(bus bar)，且这些汇流条与这些内引脚部相邻。此外，不对称铸模的晶片封装体更包括多条第二打线，其分别电性连接晶片与汇流条之间，而封装胶体更包覆第二打线与汇流条。
依照本发明实施例，位于扰流板的凹陷部上方的封装胶体的厚度与位于扰流板的凹陷部下方的封装胶体的厚度的比值可以是大于1。
依照本发明实施例，晶片面积占封装胶体面积的25％以下。
基于上述目的或其他目的，本发明提出一种不对称铸模的晶片封装体，其包括一导线架、一晶片、一粘着层、多条第一打线与一封装胶体，其中导线架包括一导线架本体与至少一扰流板。导线架本体具有多个内引脚部、多个外引脚部与一晶片承载座。扰流板为向下弯折形成一凹陷部，而扰流板具有一第一端与一第二端，其中第一端与导线架本体连接。晶片固着于晶片承载座上，且扰流板位于晶片的一侧。粘着层配置于晶片与晶片承载座之间，而这些第一打线分别电性连接这些内引脚部与晶片之间。封装胶体至少包覆晶片、这些第一打线、这些内引脚部、粘着层、扰流板与晶片承载座，其中位于外引脚部下方的封装胶体的厚度与位于外引脚部上方的封装胶体的厚度为不相等。
依照本发明实施例，扰流板的第二端可以是弯折成水平。
依照本发明实施例，扰流板为向下弯折以形成凹陷部，再向上弯折，且扰流板的第二端为高于内引脚部。
依照本发明实施例，扰流板为向下弯折以形成凹陷部，再向上弯折，且扰流板的第二端与内引脚部为共平面。
依照本发明实施例，扰流板为向下弯折以形成凹陷部，再向上弯折，且扰流板的第二端为低于内引脚部。
依照本发明实施例，扰流板为向下弯折以形成凹陷部，且第二端低于内引脚部。
依照本发明实施例，导线架更包括至少一支撑条，其连接扰流板的第二端与导线架本体之间。此外，支撑条也可以是连接导线架本体与扰流板侧边之间。
依照本发明实施例，这些内引脚部可以是沉置(down-set)设计。
依照本发明实施例，晶片承载座可以是低于内引脚部。
依照本发明实施例，导线架本体更可以具有多条汇流条(bus bar)，且这些汇流条与这些内引脚部相邻。此外，不对称铸模的晶片封装体更可以包括多条第二打线，其分别电性连接晶片与这些汇流条之间，而封装胶体更包覆第二打线与汇流条。
依照本发明实施例，扰流板可以是具有多个开孔。
依照本发明实施例，位于扰流板的隆起部下方的封装胶体的厚度与位于扰流板的隆起部上方的封装胶体的厚度为不相等的。
依照本发明实施例，晶片面积占封装胶体面积的25％以下。
基于上述，本发明在导线架上设计出沉置(down-set)的扰流板，以改善封装胶体冷凝收缩所产生的翘曲的现象，因此本发明的晶片封装体具有较佳的可靠度。
为让本发明的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
图1A绘示习知具有LOC架构的小型外引脚封装体的剖视图。
图1B绘示另一习知具有LOC架构的小型外引脚封装体的剖视图。
图2A绘示依照本发明第一实施例的未封胶成型晶片封装体的俯视图，其中图2A未绘示第一打线与封装胶体。
图2B绘示为封胶后完全成型晶片封装体沿图2A的A-A’线的剖视图。
图2C绘示为封胶后完全成型晶片封装体并沿图2A的B-B’线的剖视图。
图3A绘示依照本发明第二实施例的未封胶成型的晶片封装体的俯视图，其中图3A未绘示第一打线、第二打线与封装胶体。
图3B绘示为封胶后完全成型晶片封装体并沿图3A的A-A’线的剖视图。
图3C绘示为封胶后完全成型晶片封装体并沿图3A的B-B’线的剖视图。
图4A至图4D绘示依照本发明第三实施例的晶片封装体的剖视图。
100a、100b习知的小型外引脚封装体110、210导线架112、212a、412a内引脚部114、212b、414b外引脚部116、218、418汇流条120、220、420晶片130、230、430粘着层140a、240a、440a第一打线140b、240b、440b第二打线150、250、450封装胶体212、412导线架本体214、314、414扰流板214a、314a、414a第一端214b、314b、414b第二端214c、314c开孔216支撑条214d、314d、414c凹陷部412c晶片承载座具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的不对称铸模的晶片封装体其具体实施方式
、结构、特征及其功效，详细说明如后。
图2A绘示依照本发明第一实施例的未封胶成型的晶片封装体的俯视图，其中图2A未绘示第一打线与封装胶体。图2B绘示为封胶后完全成型晶片封装体并沿图2A的A-A’线的剖视图，而图2C绘示为封胶后完全成型晶片封装体并沿图2A的B-B’线的剖视图。请先参考图2A与图2B，本实施例的晶片封装体包括一导线架210、一晶片220、一粘着层230、多条第一打线240a与一封装胶体250，其中晶片220固着于导线架210下方，而粘着层230配置于晶片220与导线架210之间，用以固定晶片220。此外，粘着层230的材质可以是聚亚酰胺(polyimide)或不导电胶。这些第一打线240a分别电性连接晶片220与导线架210之间，而第一打线240a的材质可以金、铝或其他导电材质。另外，封装胶体250包覆部分导线架210、晶片220、粘着层230与第一打线240a，而封装胶体250的材质可以是环氧树脂(epoxy)或其他绝缘材料。
请参考图2A与图2C，更详细而言，导线架210包括一导线架本体212与至少一扰流板214，其中导线架本体212具有多个内引脚部212a与多个外引脚部212b。扰流板214为向下弯折以形成一凹陷部214d，且扰流板214具有一第一端214a与一第二端214b，其中第一端214a与本体212连接，且第二端214b低于内引脚部212a。此外，第二端214b也可以弯折成水平或是其他角度。
对于导线架210而言，扰流板214位于晶片220的长轴的两侧。然而，本发明并不限定扰流板214的数量与配置位置。此外，在本实施例中，导线架210更可以包括一支撑条216，其连接扰流板214的第二端214b与导线架本体212之间。换言之，扰流板214的两端均可与导线架本体212连接。然而，支撑条216也可以是连接导线架本体212与扰流板214的侧边。或者，扰流板214的第二端214b也可以不与导线架本体212连接。再者，本发明并不限定支撑条216的数量与配置位置。另外，为了改善模流，扰流板214可以是具有多个开孔214c。
在本实施例中，内引脚部212a与导线架本体212之间没有高度差，但在另一实施例中，这些内引脚部212a也可以是沉置(down-set)设计。换言之，这些内引脚部212a也可以是低于导线架本体212。此外，粘着层230配置于晶片220与这些内引脚部212a之间，而这些第一打线240a电性连接这些内引脚部212a与晶片220之间。
值得注意的是，位于扰流板214的凹陷部214d上方的封装胶体250的厚度D5与位于扰流板214的凹陷部214d下方的封装胶体250的厚度D6的比值大于1。此外，位于外引脚212b上方的封装胶体250的厚度D3与位于外引脚212b下方的封装胶体250的厚度D4为不相等的。换言之，本实施例的晶片封装体采用不对称铸模。
由于扰流板214的设计能够改变在封装胶体250冷凝收缩时整个晶片封装体的应力分布(stress distribution)与翘曲现象，因此相较于习知技术，本发明的晶片封装体具有较高的可靠度。另外，本发明并不限定用于LOC封装体，更可用于其他具有晶片承载座(Die pad)架构的晶片封装体，其系详述如后。再者，在本实施例中，晶片220面积占封装胶体面积的25％以下。
第二实施例图3A绘示依照本发明第二实施例的未封胶成型的晶片封装体的俯视图，其中图3A未绘示第一打线、第二打线与封装胶体。图3B绘示为封胶后完全成型晶片封装体并沿图3A的A-A’线的剖视图，而图3C绘示为封胶后完全成型晶片封装体并沿图3A的B-B’线的剖视图。请参考图3A至图3B，本实施例与第一实施例相似，其不同之处在于在本实施例中，扰流板314具有一第一端314a与一第二端314b，其中第一端314a与导线架本体212连接。此外，扰流板314为向下弯折，以形成一凹陷部314d，再向上弯折，而扰流板314具有一第一端314a与一第二端314b，其中第二端314b高于内引脚部212a。此外，第二端314b也可以弯折成水平或是其他角度。然而，如同上述实施例，扰流板314的第二端314b也可以经由支撑条216连接至导线架本体212(如图3A所绘示)。或者，扰流板314的第二端314b也可以是自由端(free end)。或者，支撑条216也可以连接扰流板314侧边与导线架本体212之间。另外，扰流板310也可以具有多个开孔314c。
同样地，位于扰流板314的凹陷部314d上方的封装胶体250的厚度D5与位于扰流板314的凹陷部314d下方的封装胶体250的厚度D6的比值大于1。此外，在本实施例中，位于外引脚部212b下方的封装胶体250的厚度D4与位于外引脚部212b上方的封装胶体250的厚度D3并不相等，换言之，本发明的晶片封装体采用不对称铸模。另外，晶片220面积占封装胶体250面积的25％以下。
请继续参考图3A与图3B，本实施例的导线架本体210更包括多条汇流条218，且汇流条218与内引脚部212a相邻。此外，本实施例的不对称铸模的晶片封装体更包括多条第二打线240b，分别连接这些汇流条218与晶片220之间。然而，本实施例的汇流条218也可以应用于第一实施例中。
然而，在另一实施例中，扰流板314也可以是向下弯折，以形成凹陷部314d，再向上弯折，且第二端314b低于内引脚部212a。
第三实施例图4A至图4D绘示依照本发明第三实施例的晶片封装体的剖视图。请参考图4A与图4B，本实施例的晶片封装体包括一导线架(未标示)、一晶片420、一粘着层430、多条第一打线440a与一封装胶体450，其中导线架包括一导线架本体412与至少一扰流板414，而导线架本体412具有多个内引脚部412a、多个外引脚部412b与一晶片承载座412c。晶片420配置于晶片承载座412c上，而粘着层430配置于晶片420与晶片承载座412c之间，用以固定晶片420。这些第一打线440a分别电性连接晶片420与内引脚部412a之间，而封装胶体450至少包覆晶片420、第一打线440a、内引脚部412a、粘着层430、扰流板414与晶片承载座412c，其中位于外引脚部412b下方的封装胶体450的厚度D4与位于外引脚部412b上方的封装胶体450的厚度D3为不相等。另外，晶片面积420占封装胶体450面积的25％以下。
如同上述各实施例，扰流板414具有一第一端414a与一第二端414b，其中第一端414a与导线架本体412连接。扰流板414为向下弯折以形成一凹陷部414c，且第二端414b位于内引脚部412a下方。此外，第二端414b也可以弯折成水平或是其他角度。另外，导线架410更可以包括一支撑条(类似图2A与图3A所示)，其连接扰流板414的第二端414b与导线架本体412之间。或者，支撑条也可以是连接导线架本体412与扰流板414的侧边。或者，扰流板414的第二端414b也可以不与导线架本体412连接。再者，扰流板414也可以是具有多个开孔(类似图2A与图3A所示)。值得注意的是，扰流板414的凹陷部414c上方的封装胶体450的厚度D5与位于扰流板414的凹陷部414c下方的封装胶体450的厚度D6的比值大于1。
在本实施例中，导线架更包括多条汇流条418，且汇流条418与内引脚部412a相邻。此外，本实施例的不对称铸模的晶片封装体更包括多条第二打线440b，分别连接这些汇流条418与晶片420之间。另外，这些内引脚部412a也可以是沉置设计，而晶片承载座412c也可以是低于内引脚部412a。
请参考图4C，扰流板414也可以是向下弯折，以形成一凹陷部414c，再向上弯折，且第二端414b与内引脚部412a为共平面。然而，第二端414b也可以弯折成水平或是其他角度。在另一实施例中，扰流板414也可以是向下弯折，以形成一凹陷部414c，再向上弯折，且第二端414b低于内引脚部412a。此外，如同上述实施例，扰流板414的第二端414b也可以经由一支撑条连接至导线架本体412(类似如图2A所绘示)。或者，扰流板414的第二端414b也可以是自由端(free end)。或者，支撑条也可以连接扰流板414侧边与导线架本体412之间。另外，扰流板414也可以具有多个开孔(类似如图2A所绘示)。
请参考图4D，扰流板414也可以先向下弯折以形成凹陷部414c，再向上弯折，且扰流板414的第二端414b高于内引脚部412a。此外，第二端414b也可以弯折成水平或是其他角度。同样地，扰流板414的第二端414b可以是自由端。或是扰流板414的第二端414b也可以经由一支撑条连接至导线架本体412。或者，支撑条也可以连接扰流板414侧边与导线架本体412之间。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。
权利要求
1.一种不对称铸模的晶片封装体，其特征在于其包括一导线架，包括一导线架本体，具有多数个内引脚部与多数个外引脚部；至少一扰流板，该扰流板向下弯折形成一凹陷部，而该扰流板具有一第一端与一第二端，其中该第一端与该本体连接，且该扰流板的该第二端低于该些内引脚部；一晶片，固着于该些内引脚部下方，且该扰流板位于该晶片的一侧；一粘着层，配置于该晶片与该些内引脚部之间；多数条第一打线，分别电性连接该些内引脚部与该晶片之间；以及一封装胶体，至少包覆该晶片、该些第一打线、该些内引脚部、该粘着层与该扰流板，其中位于该凹陷部上方的该封装胶体的厚度与位于该凹陷部下方的该封装胶体的厚度的比值大于1，而位于该些外引脚部下方的该封装胶体的厚度与位于该些外引脚部上方的该封装胶体的厚度为不相等，且该晶片面积占该封装胶体面积的25％以下。
2.根据权利要求1所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板的该第二端为弯折成水平。
3.根据权利要求1所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板在向下弯折以形成该凹陷部之后，再向上弯折。
4.根据权利要求1所述的不对称铸模的晶片封装体，其特征在于其中所述的导线架更包括至少一支撑条，连接该扰流板的该第二端与该导线架本体之间。
5.根据权利要求4所述的不对称铸模的晶片封装体，其特征在于其中所述的支撑条连接于该导线架本体与该扰流板侧边之间。
6.根据权利要求1所述的不对称铸模的晶片封装体，其特征在于其中该些内引脚部为沉置设计。
7.根据权利要求1所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板具有多数个开孔。
8.根据权利要求1所述的不对称铸模的晶片封装体，其特征在于其中所述的导线架更包括多数条汇流条，且该些汇流条与该些内引脚部相邻。
9.根据权利要求8所述的不对称铸模的晶片封装体，其特征在于其更包括多数条第二打线，分别电性连接该晶片与该些汇流条之间，而该封装胶体更包覆该些第二打线与该些汇流条。
10.一种不对称铸模的晶片封装体，其特征在于其包括一导线架，包括一导线架本体，具有多数个内引脚部与多数个外引脚部；至少一扰流板，该扰流板为向下弯折以形成一凹陷部，再向上弯折，而该扰流板具有一第一端与一第二端，其中该第一端与该本体连接，且该第二端高于该些内引脚部；一晶片，固着于该些内引脚部下方，且该扰流板位于该晶片的一侧；一粘着层，配置于该晶片与该些内引脚部之间；多数条第一打线，分别电性连接该些内引脚部与该晶片之间；以及一封装胶体，至少包覆该晶片、该些第一打线、该些内引脚部、该粘着层与该扰流板，其中位于该些外引脚部下方的该封装胶体的厚度与位于该些外引脚部上方的该封装胶体的厚度为不相等。
11.根据权利要求10所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板的该第二端为弯折成水平。
12.根据权利要求10所述的不对称铸模的晶片封装体，其特征在于其中所述的导线架更包括至少一支撑条，连接该扰流板的该第二端与该导线架本体之间。
13.根据权利要求12所述的不对称铸模的晶片封装体，其特征在于其中所述的支撑条连接于该导线架本体与该扰流板侧边之间。
14.根据权利要求10所述的不对称铸模的晶片封装体，其特征在于其中该些内引脚部为沉置设计。
15.根据权利要求10所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板具有多数个开孔。
16.根据权利要求10所述的不对称铸模的晶片封装体，其特征在于其中所述的导线架更包括多数条汇流条，且该些汇流条与该些内引脚部相邻。
17.根据权利要求16所述的不对称铸模的晶片封装体，其特征在于其更包括多数条第二打线，分别电性连接该晶片与该些汇流条之间，而该封装胶体更包覆该些第二打线与该些汇流条。
18.根据权利要求10所述的不对称铸模的晶片封装体，其特征在于其中位于该扰流板的凹陷部上方的该封装胶体的厚度与位于该扰流板的凹陷部下方的该封装胶体的厚度比值大于1。
19.根据权利要求10所述的不对称铸模的晶片封装体，其特征在于其中所述的晶片面积占该封装胶体面积的25％以下。
20.一种不对称铸模的晶片封装体，其特征在于其包括一导线架，包括一导线架本体，具有多数个内引脚部、多数个外引脚部与一晶片承载座；至少一扰流板，该扰流板为向下弯折形成一凹陷部，而该扰流板具有一第一端与一第二端，其中该第一端与该导线架本体连接；一晶片，配置于该晶片承载座上，且该扰流板位于该晶片的一侧；一粘着层，配置于该晶片与该晶片承载座之间；多数条第一打线，分别电性连接该些内引脚部与该晶片之间；以及一封装胶体，至少包覆该晶片、该些第一打线、该些内引脚部、该粘着层、该扰流板与该晶片承载座，其中位于该些外引脚部下方的该封装胶体的厚度与位于该些外引脚部上方的该封装胶体的厚度为不相等。
21.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板的该第二端为弯折成水平。
22.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板为向下弯折以形成该凹陷部，再向上弯折，且该扰流板的该第二端为高于该些内引脚部。
23.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板为向下弯折以形成该凹陷部，再向上弯折，且该扰流板的该第二端与该些内引脚部为共平面。
24.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板为向下弯折以形成该凹陷部，且该扰流板的该第二端为低于该些内引脚部。
25.根据权利要求24所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板在向下弯折以形成该凹陷部之后，再向上弯折。
26.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的导线架更包括至少一支撑条，连接该扰流板的该第二端与该导线架本体之间。
27.根据权利要求26所述的不对称铸模的晶片封装体，其特征在于其中所述的支撑条连接于该导线架本体与该扰流板侧边之间。
28.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中该些内引脚部为沉置设计。
29.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的晶片承载座低于该些内引脚部。
30.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的导线架更包括多数条汇流条，且该些汇流条与该些内引脚部相邻。
31.根据权利要求30所述的不对称铸模的晶片封装体，其特征在于其更包括多数条第二打线，分别电性连接该晶片与该些汇流条之间，而该封装胶体更包覆该些第二打线与该些汇流条。
32.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的扰流板具有多数个开孔。
33.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中位于该扰流板的该凹陷部下方的该封装胶体的厚度与位于该扰流板的该凹陷部上方的该封装胶体的厚度是不相等的。
34.根据权利要求20所述的不对称铸模的晶片封装体，其特征在于其中所述的晶片面积占该封装胶体面积的25％以下。
全文摘要
一种不对称铸模的晶片封装体，其包括一导线架、一晶片、一粘着层、多条打线与一封装胶体，其中导线架包括一导线架本体与至少一扰流板。导线架本体具有多个内引脚部与外引脚部。扰流板为向下弯折形成一凹陷部，且扰流板的第一端与导线架本体连接，且扰流板的第二端低于内引脚部。晶片固着于这些内引脚部下方，且扰流板位于晶片的一侧。粘着层配置于晶片与这些内引脚部之间，而这些打线分别电性连接这些内引脚部与晶片之间。封装胶体至少包覆晶片、这些打线、这些内引脚部、粘着层与扰流板，其中位于扰流板的凹陷部上方的封装胶体的厚度与位于扰流板的凹陷部下方的封装胶体的厚度的比值大于1，且位于外引脚部下方的封装胶体的厚度与位于外引脚部上方的封装胶体的厚度为不相等。
文档编号H01L23/48GK1909217SQ20051008982
公开日2007年2月7日 申请日期2005年8月5日 优先权日2005年8月5日
发明者杜武昌, 沈更新 申请人:南茂科技股份有限公司, 百慕达南茂科技股份有限公司